具有雙應(yīng)力襯墊的非對稱靜態(tài)隨機存取存儲器單元的制作方法
【專利摘要】本發(fā)明公開一種固態(tài)存儲器，其中每個存儲器單元由用雙應(yīng)力襯墊（DSL）技術(shù)實現(xiàn)的互補金屬氧化物半導(dǎo)體（CMOS）反相器構(gòu)成。每個存儲器單元包括一對交叉耦合的CMOS反相器以及用于將交叉耦合的存儲節(jié)點耦合到第一和第二位線的相應(yīng)傳輸門。通過利用具有與其相應(yīng)的對照物相反的應(yīng)力特性的應(yīng)力襯墊來構(gòu)建反相器晶體管之一或傳輸門晶體管，非對稱性被包含在每個存儲器單元中。例如，可以用壓縮氮化物襯墊層（40C）來構(gòu)造每個存儲器單元中的p溝道負載晶體管和n溝道驅(qū)動器晶體管之一，而用伸展氮化物襯墊層（40T）來構(gòu)造另一驅(qū)動器晶體管。在另一實施方式中，用壓縮氮化物襯墊層（40C）來構(gòu)造n溝道傳輸門晶體管之一，而用伸展氮化物襯墊層（40T）來構(gòu)造另一傳輸門晶體管。由所產(chǎn)生的非對稱特性導(dǎo)致的改進的單元穩(wěn)定性是以無成本方式實現(xiàn)的。
【專利說明】具有雙應(yīng)力襯墊的非對稱靜態(tài)隨機存取存儲器單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于固態(tài)存儲器的領(lǐng)域。所公開的實施例更特別地涉及靜態(tài)隨機存取存儲器(SRAM)單元和器件。
【背景技術(shù)】
[0002]目前許多現(xiàn)代電子器件和系統(tǒng)都包含強大的計算能力，用來控制和管理大范圍的功能和有用的應(yīng)用。這些現(xiàn)代器件和系統(tǒng)的計算能力通常是由一個或更多處理器“內(nèi)核”提供的。這些處理器內(nèi)核作為數(shù)字計算機操作，通常從存儲器中獲取可執(zhí)行指令，對從存儲器獲取的數(shù)字數(shù)據(jù)執(zhí)行算法和邏輯操作，并且將這些操作的結(jié)果存儲到存儲器中。根據(jù)情況執(zhí)行用于獲取和輸出由處理器內(nèi)核處理的數(shù)據(jù)的其它輸入和輸出功能?？紤]到執(zhí)行這些現(xiàn)代器件的復(fù)雜功能時經(jīng)常涉及大量的數(shù)字數(shù)據(jù)，目前普遍在這些系統(tǒng)的電子電路中實施重要的固態(tài)存儲容量。
[0003]針對這些關(guān)心功耗的現(xiàn)代電子系統(tǒng)中的許多固態(tài)數(shù)據(jù)存儲要求，靜態(tài)隨機存取存儲器(SRAM)已經(jīng)成為選擇的存儲器技術(shù)。作為本領(lǐng)域的基礎(chǔ)，SRAM單元“靜態(tài)地”存儲內(nèi)容是因為只要向該存儲器施加電源，所存儲的數(shù)據(jù)狀態(tài)就在每個單元中保持鎖存，這與“動態(tài)” RAM (DRAM)形成對比，在DRAM中，為了保持數(shù)據(jù)，必須周期性地刷新數(shù)據(jù)。
[0004]近年來，半導(dǎo)體技術(shù)的進步使得最小器件特征尺寸(例如MOS晶體管柵極)縮小進入到亞微米范圍。當應(yīng)用于存儲器陣列時，這種小型化是特別有益的，因為通常整個芯片面積的很大一部分比例是專用于片上存儲器的。結(jié)果，重要的存儲器資源目前經(jīng)常作為嵌入式存儲器被集成到大規(guī)模集成電路如微處理器、數(shù)字信號處理器和“片上系統(tǒng)”集成電路中。然而，器件尺寸的這種物理尺度變換產(chǎn)生了嚴重的問題，特別是與嵌入式SRAM以及被實現(xiàn)為“單獨的”存儲器集成電路器件的SRAM相關(guān)。這些問題中的若干個被歸因于以這些極小的特征尺寸形成的晶體管的增加的電氣特性可變性。這種特性可變性已經(jīng)被觀察到增加單元到單元的讀取和寫入功能失敗的可能性。在接近或處于其電路設(shè)計極限的那些存儲器中，對器件可變性的敏感程度也相當高。集成電路內(nèi)的增加的器件可變性和更大數(shù)量的存儲器單元(以及因此晶體管)的組合呈現(xiàn)一個或更多單元不能如預(yù)期被讀取或?qū)懭氲母叨瓤赡苄浴?br> [0005]圖1a示出常規(guī)的SRAM單元的示例。在該示例中，SRAM單元2是常規(guī)的6晶體管(6-T)靜態(tài)存儲器單元2，其在該實例中位于存儲器陣列的第j行和第k列。SRAM存儲器單元2在電源線上的電壓Vdda和接地基準電壓Vssa之間被偏置。以常規(guī)的方式將SRAM存儲器單元2構(gòu)造成一對交叉耦合的CMOS反相器，一個反相器由串聯(lián)的P溝道負載晶體管3a和η溝道驅(qū)動器晶體管4a組成，另一反相器由串聯(lián)的P溝道負載晶體管3b和η溝道晶體管4b組成；每個反相器中的晶體管的柵極都以常見方式被連接在一起并被連接到另一反相器中的晶體管的公共漏極節(jié)點。在該示例中，晶體管3a、4a的公共漏極節(jié)點構(gòu)成存儲節(jié)點SNT，而晶體管3b、4b的公共漏極節(jié)點構(gòu)成存儲節(jié)點SNB。η溝道傳輸門晶體管5a的源極/漏極路徑被連接在存儲節(jié)點SNT和第k列的位線BLTk之間，而η溝道傳輸門晶體管5b的源極/漏極路徑被連接在存儲節(jié)點SNB和位線BLBk之間。傳輸門晶體管5a、5b的柵極由單元2所位于的第j行的字線WLj驅(qū)動。
[0006]在操作中，位線BLTk、BLBk通常被預(yù)充電到高電壓(處于或接近電源電壓Vdda)并等于相同的電壓。然后，為訪問單元2以便進行讀取操作，字線WLj被激勵，導(dǎo)通傳輸門晶體管5a、5b并將存儲節(jié)點SNT、SNB連接到位線BLTk、BLBk。接下來，在位線BLTk、BLBk上產(chǎn)生的差分電壓被感測放大器感測并放大。在寫操作中，典型的現(xiàn)代SRAM存儲器包括寫入電路，其根據(jù)要寫入的數(shù)據(jù)狀態(tài)將位線BLTk、BLBk中的一個拉低(S卩，拉到處于或接近接地電壓Vssa的電壓)。然后，在字線WLj被激勵后，低電平位線BLTk或BLBk將拉低其相關(guān)聯(lián)的存儲節(jié)點SNT、SNB,使被尋址的單元2的交叉耦合反相器鎖存在期望的狀態(tài)。
[0007]如上所述，器件可變性可以使讀取和寫入失敗，特別是在以亞微米最小特征尺寸晶體管構(gòu)造的存儲器單元中。當寫入相反的數(shù)據(jù)狀態(tài)而被尋址的SRAM單元沒有改變其存儲的狀態(tài)時，寫入失敗發(fā)生。通常，已經(jīng)觀察到這種失敗是由于寫入電路不能將當前鎖存到高電壓的存儲節(jié)點拉低。例如，在試圖將低邏輯電平寫到圖1a的單元2中的存儲節(jié)點SNT時，如果位線BLTk不能對存儲節(jié)點SNT充分放電以使反相器跳變，則單元2不會鎖存到期望的數(shù)據(jù)狀態(tài)。
[0008]單元失穩(wěn)和寫入失敗相反一如果單元太難以改變其狀態(tài)則發(fā)生寫入失敗，而如果單元太容易改變其狀態(tài)則發(fā)生單元失穩(wěn)，例如在向同一行中的選定列中的單元寫入時，選定行但非選定列中的存儲器單元(即“半選定”單元)可能發(fā)生單元失穩(wěn)和寫入失敗。在寫入到同一行中的選定列時，耦合到半選定列的位線的具有足夠幅度的噪聲可以造成到這些半選定列的數(shù)據(jù)的錯誤寫入。實際上，這樣的寫入循環(huán)噪聲會具有足夠的幅度以使得一個或更多半選定單元中的反相器跳變。如上所述，這種失穩(wěn)的可能性被器件失配和可變性增大。
[0009]因此，在圖1a的常規(guī)的SRAM單元如6_T SRAM單元2中，設(shè)計者面臨著一方面的單元穩(wěn)定性和另一方面的寫入容限之間的權(quán)衡。在一般意義上，單元穩(wěn)定性有利于與負載晶體管3和驅(qū)動器晶體管4相比具有相對較弱的驅(qū)動的傳輸門晶體管5a、5b，因為這導(dǎo)致位線和存儲節(jié)點之間的弱耦合和存儲節(jié)點SNT、SNB處的鎖存狀態(tài)的相對強驅(qū)動。相反地，寫入容限有利于與負載晶體管3和驅(qū)動器晶體管4相比具有相對較強的驅(qū)動的傳輸門晶體管5a、5b，因為這允許位線和存儲節(jié)點之間的強耦合，導(dǎo)致存儲節(jié)點SNT、SNB具有弱電阻以改變狀態(tài)。因此，常規(guī)的6-T SRAM單元2的設(shè)計涉及這兩種弱點之間的權(quán)衡。
[0010]遺憾的是，因為上述原因，能夠獲得足夠的單元穩(wěn)定性和足夠的寫入容限的設(shè)計窗口隨著器件特征尺寸的持續(xù)縮小而變得更小。此外，已經(jīng)注意到，P溝道MOS晶體管相對于η溝道MOS晶體管的相對驅(qū)動能力隨著器件特征尺寸的連續(xù)縮小而增加，這使設(shè)計窗口朝向單元穩(wěn)定性的傾斜度超過寫入容限。
[0011]一種用于緩和這些日益嚴格的約束的常規(guī)方案在本領(lǐng)域中被稱為“寫入輔助”。根據(jù)該方案，在寫循環(huán)中施加到SRAM單元的電源偏置(例如，圖1a的電源電壓Vdda)被減小或者被斷開連接從而漂浮/浮接(float)。常規(guī)的寫入輔助電路包括與陣列的每一列相關(guān)聯(lián)或者在某些情況下與多列相關(guān)聯(lián)的功率開關(guān)。在寫循環(huán)中浮接寫入輔助偏置是通過功率開關(guān)將選定列中的單元與電源電壓斷開連接而獲得的。在一種方案中，減小的電壓寫入輔助偏置在寫循環(huán)中關(guān)閉與存儲器單元和電源電壓之間的二極管連接的晶體管并聯(lián)的功率開關(guān)。因此，在寫循環(huán)中，選定列中的單元偏置至少是來自全電源電壓的二極管壓降。無論是對于減小的寫入輔助偏置還是對于漂浮的寫入輔助偏置，相對于傳輸門晶體管的驅(qū)動，SRAM單元中的負載晶體管和驅(qū)動器晶體管的驅(qū)動都被減小，使得低電平位線更容易翻轉(zhuǎn)被尋址的單元的狀態(tài)。
[0012]解決縮小的設(shè)計窗口以滿足單元穩(wěn)定性和寫入容限約束的另一常規(guī)方法是利用8個晶體管(“8-T”)的存儲器單元來構(gòu)造高性能SRAM存儲器。如本【技術(shù)領(lǐng)域】所知，8-T SRAM單元由圖1a所示的6-T鎖存器結(jié)合二晶體管讀取緩存器組成。每個單元接收獨立的讀取和寫入字線以及獨立的讀取和寫入位線。如同在常規(guī)6-T SRAM單元中，通過由寫入字線門控(gated)的傳輸門晶體管將互補的寫入位線選擇性地耦合到6-T鎖存器的存儲節(jié)點。讀取緩存器包括連接在基準電壓(例如接地)和讀取位線之間的由存儲節(jié)點之一門控的驅(qū)動晶體管和由讀取字線門控的傳輸門晶體管的串聯(lián)。在該8-T結(jié)構(gòu)中，寫循環(huán)中涉及的傳輸門晶體管可以具有強驅(qū)動，從而提供良好的寫入容限而不影響讀取操作中的單元穩(wěn)定性(因為那些傳輸門晶體管保持關(guān)閉)。然而，在交錯的結(jié)構(gòu)中，寫循環(huán)中的半選定單元(即被選定行中的不被寫入的單元)仍然能夠表現(xiàn)出單元穩(wěn)定性，因為在那種情況下寫入字線將被激勵。為避免這種情況，以非交錯結(jié)構(gòu)來實施8-T單元，其中在寫循環(huán)中整個被選定行的單元都被寫入。如本【技術(shù)領(lǐng)域】所知，非交錯存儲器陣列容易出現(xiàn)多位軟錯誤故障，并消耗額外的芯片面積。此外，這些常規(guī)的8-T單元提供單端讀取而不是源自6-T單元的差分信號；結(jié)果，或者讀取信號被減弱，或者必須增大讀取緩存器的器件尺寸來補償更弱的信號。
[0013]在許多常規(guī)的實施方式中，6-T SRAM單元中的晶體管被構(gòu)造成盡可能接近地彼此對稱匹配，以試圖優(yōu)化兩種數(shù)據(jù)狀態(tài)之間的穩(wěn)定性。然而，本【技術(shù)領(lǐng)域】也已知的是，通過有意非對稱地構(gòu)建SRAM單元可以提高一些SRAM6-T單元中的單元穩(wěn)定性。圖1b描述了 6-TSRAM單元(如圖1a中的單元2)的眾所周知的DC “蝶形”轉(zhuǎn)換函數(shù)曲線，以圖示說明非對稱結(jié)構(gòu)的潛在益處。
[0014]圖1b的蝶形曲線以熟知的方式描述了單元2的存儲節(jié)點SNT、SNB處于其兩種可能的數(shù)據(jù)狀態(tài)時的電壓以及兩者之間的轉(zhuǎn)換。在該示例中，數(shù)據(jù)狀態(tài)“I”位于穩(wěn)定點DSl處，在DSl處，存儲節(jié)點SNT處的電壓Vsnt接近電源電壓Vdda而存儲節(jié)點SNB處的電壓Vsnb接近接地(Vssa);相反地，數(shù)據(jù)狀態(tài)“O”位于穩(wěn)定點DSO處，其中電壓Vsnb接近電源電壓Vdda而電壓Vsnt接近接地。轉(zhuǎn)移特性TF^顯示從穩(wěn)定點DSl到穩(wěn)定點DSO (“ I ”到“O”轉(zhuǎn)換)的轉(zhuǎn)換中的存儲節(jié)點SNT、SNB處的電壓。針對η溝道驅(qū)動器晶體管4a、4b彼此匹配且p溝道負載晶體管3a、3b彼此匹配的對稱結(jié)構(gòu)的單元2，轉(zhuǎn)移特性TFch1顯示從穩(wěn)定點DSO到穩(wěn)定點DSl (“O，，到“ I”轉(zhuǎn)換)的轉(zhuǎn)換中的存儲節(jié)點SNT、SNB處的電壓。
[0015]如上所述，單元穩(wěn)定性指的是SRAM單元2在不改變狀態(tài)的情況下抵御靜態(tài)噪聲的能力。在本領(lǐng)域中，單元穩(wěn)定性的定量指標被稱為靜態(tài)噪聲容限，其相當于單元在不改變其邏輯狀態(tài)的情況下能夠容忍的存儲節(jié)點處的噪聲，并可以用在兩種狀態(tài)轉(zhuǎn)換的轉(zhuǎn)移特性之間擬合的最大正方形的面積來近似。例如，圖1b將對稱結(jié)構(gòu)情況的SRAM單元2的靜態(tài)噪聲容限SNMsym表示為在轉(zhuǎn)移特性TF^ TFch1之間擬合的最大正方形的面積。
[0016]如上所述，在某些情況下，SRAM單元2的非對稱結(jié)構(gòu)能夠增強單元穩(wěn)定性(即增加靜態(tài)噪聲容限)。圖1b描述了在其中驅(qū)動器晶體管4a具有比驅(qū)動器晶體管4b的閾值電壓更高的閾值電壓(例如，IOOmV)的SRAM單元2的示例的這種增加的靜態(tài)噪聲容限。轉(zhuǎn)移特性TFch/描述該非對稱結(jié)構(gòu)對“O”到“I”轉(zhuǎn)換的影響以及產(chǎn)生的靜態(tài)噪聲容限SNMasym。如圖1b的示例所示，在那種特定的情況下，SRAM單元2的非對稱結(jié)構(gòu)的靜態(tài)噪聲容限SNMasym被提高超過由其對稱結(jié)構(gòu)的靜態(tài)噪聲容限SNMsym。
[0017]應(yīng)用于集成電路的半導(dǎo)體技術(shù)的近期進展包括在制造半導(dǎo)體器件結(jié)構(gòu)中使用“應(yīng)變工程”(或可替換地，“應(yīng)力工程”)。已經(jīng)發(fā)現(xiàn)金屬氧化物半導(dǎo)體(MOS)晶體管溝道區(qū)域的晶體點陣中的應(yīng)變的調(diào)整能夠增強這些區(qū)域中的載流子遷移率。作為MOS器件技術(shù)中的基礎(chǔ)，MOS晶體管的三極管和飽和區(qū)域中的源極/漏極電流(即驅(qū)動)與溝道區(qū)域中的載流子遷移率成比例。在一般意義上，縱向壓縮應(yīng)力增強P溝道MOS晶體管的溝道區(qū)域中的空穴遷移率，而縱向伸展應(yīng)力增強η溝道MOS晶體管的溝道區(qū)域中的電子遷移率。
[0018]本領(lǐng)域中的一種常規(guī)的應(yīng)變工程方法被稱為“雙應(yīng)力襯墊”或“DSL”技術(shù)。根據(jù)該方法，具有伸展或壓縮特性的氮化硅層被沉積在集成電路的表面上并被圖案化及刻蝕，從而僅保留在用來接收所產(chǎn)生的應(yīng)力的晶體管有源區(qū)域(即源極和漏極區(qū)域)上。伸展氮化硅被用來增強η溝道MOS晶體管，而壓縮氮化硅被用來增強P溝道MOS晶體管。在包括P溝道和η溝道MOS晶體管的CMOS集成電路中，伸展氮化物層和壓縮氮化物層都可以被分別應(yīng)用于η溝道晶體管和P溝道晶體管，從而提高兩種導(dǎo)電類型的性能特性。

【發(fā)明內(nèi)容】

[0019]所公開的實施例提供了一種存儲器單元及其構(gòu)造方法，其中在不需要增加芯片面積的情況下提高了靜態(tài)噪聲容限。
[0020]所公開的實施例提供了這樣的存儲器單元和方法，其中從制造成本的立場看，以無成本的方式提高了靜態(tài)噪聲容限。
[0021]所公開的實施例提供了這樣的存儲器單元和方法，其中在不需要改變電路設(shè)計的情況下提高了靜態(tài)噪聲容限。
[0022]所公開的實施例提供了這樣的存儲器單元和方法，其與常規(guī)的互補金屬氧化物半導(dǎo)體(CMOS)技術(shù)兼容。
[0023]所公開的實施例提供了這樣的存儲器單元和方法，其與現(xiàn)代亞微米晶體管尺寸兼容。
[0024]本發(fā)明的其它目標和優(yōu)勢對參考下列說明書及其附圖的本領(lǐng)域普通技術(shù)人員來說將是顯而易見的。
[0025]本發(fā)明的原理可以被實施為利用互補金屬氧化物半導(dǎo)體(MOS)晶體管構(gòu)造的交叉耦合反相器類型的靜態(tài)隨機存取存儲器(SRAM)單元。每個存儲器單元以非對稱方式來構(gòu)造，其中在單元的一側(cè)上的一個或更多晶體管具有與該單元的另一側(cè)上的相同器件或晶體管不同的晶體管特性。存儲器是利用雙應(yīng)力襯墊(DSL)技術(shù)來構(gòu)造的，其中壓縮氮化物襯墊名義上被設(shè)置在P溝道MOS晶體管上，并且伸展氮化物襯墊名義上被設(shè)置在η溝道MOS晶體管上。通過在單元的具有與其溝道導(dǎo)電性相反的應(yīng)力特性的一側(cè)上的傳輸門晶體管(存儲節(jié)點和位線之間)或驅(qū)動器晶體管或兩者上方形成氮化物襯墊來實現(xiàn)該非對稱性。例如，利用壓縮氮化物襯墊來構(gòu)造單元的一側(cè)上的η溝道傳輸晶體管或驅(qū)動器晶體管(或兩者)。
【專利附圖】

【附圖說明】[0026]圖1a是常規(guī)的6晶體管靜態(tài)隨機存取存儲器(SRAM)單元的示意形式的電氣圖。
[0027]圖1b是常規(guī)的6-T SRAM存儲器單元的轉(zhuǎn)換函數(shù)曲線的圖形，其描述了非對稱性的影響。
[0028]圖2是根據(jù)本發(fā)明的實施例構(gòu)造的大規(guī)模集成電路的框圖形式的電氣圖。
[0029]圖3是根據(jù)本發(fā)明的實施例構(gòu)造的圖2的集成電路中的存儲器的框圖形式的電氣圖。
[0030]圖4是根據(jù)本發(fā)明的實施例的圖3的存儲器中的存儲器單元的示意形式的電氣圖。
[0031]圖5是描述6-T存儲器單元的布局的示例的集成電路的表面的平面圖，本發(fā)明的實施例可以被應(yīng)用于該集成電路。
[0032]圖6a和圖6b是根據(jù)本發(fā)明的實施例的圖5的集成電路的截面圖。
[0033]圖7a和圖7b是根據(jù)本發(fā)明的實施例分別描述對稱特性和非對稱特性的壓縮和伸展襯墊層的布局的一部分存儲器陣列的平面版圖。
[0034]圖8a是根據(jù)本發(fā)明的另一實施例的圖3的存儲器中的存儲器單元的示意形式的電氣圖。
[0035]圖Sb是根據(jù)圖8a所示的本發(fā)明的實施例描述非對稱特性的壓縮和伸展襯墊層的布局的一部分存儲器陣列的平面版圖。
[0036]圖9a是根據(jù)本發(fā)明的另一實施例的圖3的存儲器中的存儲器單元的示意形式的電氣圖。
[0037]圖9b是根據(jù)圖9a所示的本發(fā)明的實施例描述非對稱特性的壓縮和伸展襯墊層的布局的一部分存儲器陣列的平面版圖。
【具體實施方式】
[0038]本發(fā)明的原理在示例性實施例的環(huán)境中進行描述，即將其實施為嵌入在大規(guī)模集成電路內(nèi)的靜態(tài)隨機存取存儲器(SRAM)，并且根據(jù)互補金屬氧化物半導(dǎo)體(CMOS)技術(shù)進行構(gòu)建，對這些示例性實施例來說，這些原理的應(yīng)用被認為是特別有益的。然而，本領(lǐng)域技術(shù)人員將認識到相同的原理可以被應(yīng)用于大范圍的其它存儲器器件。
[0039]圖2描述目前在許多電子系統(tǒng)中受到歡迎的所謂“片上系統(tǒng)”(SoC)形式的大規(guī)模集成電路10的示例。集成電路10是單芯片集成電路，在其中實現(xiàn)了整個計算機結(jié)構(gòu)。因此，在該示例中，集成電路10包括微處理器12的中央處理單元，其被連接到系統(tǒng)總線SBUS。包括隨機存取存儲器(RAM)18和只讀存儲器(R0M)19的各種存儲器資源位于系統(tǒng)總線SBUS上并由此可以被微處理器12訪問。通常，R0M19用作程序存儲器，存儲可由微處理器12執(zhí)行的程序指令，而RAM18用作數(shù)據(jù)存儲器；在某些情況下，程序指令可以位于RAM18中，以便被微處理器12調(diào)用和執(zhí)行。高速緩沖存儲器16(例如，一級緩存、二級緩存和三級緩存，通常每個都被實施為SRAM)提供另一存儲器資源并位于微處理器12本身內(nèi)，因此不需要總線存取。通過系統(tǒng)控制器14和輸入/輸出接口 17以一般意義示出了集成電路10中的其它系統(tǒng)功能。
[0040]參考本說明書的本領(lǐng)域技術(shù)人員將認識到，集成電路10可以包括對圖2所示的那些功能的額外或替代功能，或者可以具有根據(jù)與圖2所示的不同的結(jié)構(gòu)來設(shè)置的功能。因此，所提供的集成電路10的結(jié)構(gòu)和功能僅僅作為示例，并非旨在限制本發(fā)明的范圍。
[0041]圖3描述了與集成電路10中的RAM18的結(jié)構(gòu)相關(guān)的進一步細節(jié)。當然，類似的結(jié)構(gòu)可以被用來實現(xiàn)其它存儲器資源如高速緩沖存儲器16 ;進一步可替換地，RAM18可以對應(yīng)于單獨的存儲器集成電路(即不是作為圖2所示的嵌入式存儲器)。參考本說明書的本領(lǐng)域技術(shù)人員將理解，所提供的圖3中的RAM18的存儲器結(jié)構(gòu)僅僅作為示例。
[0042]在該示例中，RAM18包括在存儲器陣列20內(nèi)按行和列布置的許多存儲器單元。雖然圖3示出了存儲器陣列20的單個實例，然而應(yīng)當理解，RAM18可以包括多個存儲器陣列20，每個存儲器陣列對應(yīng)于RAM18的地址空間內(nèi)的存儲器塊。以下將根據(jù)所公開的實施例進一步詳細地描述這些存儲器單元的結(jié)構(gòu)。在該示例中，存儲器陣列20包括m行和η列SRAM單元，其中同一列中的單元共享一對位線BL[n-l:0]，并且同一行中的存儲器單元共享一條字線WL [m-Ι: O]。位線預(yù)充電電路27被提供以在讀操作和寫操作之前向多對位線BL[n-l:0]施加期望的預(yù)充電電壓。行解碼器25接收指示將要訪問的存儲器陣列20中的行的行地址值，并且激勵與該行地址值對應(yīng)的一個字線WL[m-l:0]。列選擇電路22接收列地址值，并且作為響應(yīng)，選擇與將被設(shè)置成與讀取/寫入電路24通信的一列或更多列相關(guān)聯(lián)的多對位線BL[n-l:0]。讀取/寫入電路24以常規(guī)的方式來構(gòu)造，例如包括耦合到由列選擇電路22選擇的列的位線的典型差分放大器，以及用于選擇性地將選定對中的一條位線拉向接地的寫入電路。在這種“交錯的”結(jié)構(gòu)中，給定的存儲器地址選擇每X列中的一列(例如，每四列中的一列)用于讀或?qū)懺L問。因此，在數(shù)據(jù)字的尋址沿著選定行選擇每組列中的一列的意義上，存儲在存儲器陣列20中的數(shù)據(jù)字是彼此交錯的?？商鎿Q地，存儲器陣列20可以用非交錯的方式來布置，其中選定行中的每個單元在每個循環(huán)中都耦合到相應(yīng)的讀取/寫入電路。在該結(jié)構(gòu)中，參考圖3作為對比，讀取/寫入電路24可以位于位線BL[n-l:0]和列選擇電路22之間，其中這些列選擇電路選擇哪些讀取/寫入電路24 (因此哪些列)與數(shù)據(jù)總線DATA I/O通信。
[0043]現(xiàn)在將結(jié)合圖4描述根據(jù)本發(fā)明的一個實施例布置在存儲器陣列20中的存儲器單元的結(jié)構(gòu)。作為示例，將利用由交叉耦合的CMOS反相器形成的SRAM來描述該結(jié)構(gòu)，因為可以預(yù)期的是，當結(jié)合這種存儲器單元使用時，本發(fā)明是特別有益的。然而，也可以預(yù)期的是，所公開的實施例將在其他類型的存儲器如帶有電阻器負載的SRAM單元、8-T或IO-TSRAM單元(例如，包括獨立的讀和寫位線的SRAM單元)、基于交叉耦合反相器的鐵電靜態(tài)RAM (FeRAM)等中提供重要的益處?？梢灶A(yù)期的是，參考本說明書的本領(lǐng)域技術(shù)人員將能夠容易地運用所公開的實施例，從而結(jié)合這樣的其它存儲器單元類型和技術(shù)而獲利。
[0044]圖4描述根據(jù)本發(fā)明的實施例的SRAM單元k的結(jié)構(gòu)。在該結(jié)構(gòu)中，SRAM單元30&包括由一對交叉耦合的CMOS反相器形成的存儲元件。一個反相器由P溝道MOS負載晶體管33a和η溝道MOS驅(qū)動器晶體管34a形成，晶體管33a和34a的漏極被一起連接在存儲節(jié)點SNT處，而它們的柵極被一起連接在存儲節(jié)點SNB處。負載晶體管33a的源極被連接到電源節(jié)點Vdda,而驅(qū)動器晶體管34a的源極被連接到接地節(jié)點或基準節(jié)點Vssa。SRAM單元30j，k中的另一反相器由P溝道MOS負載晶體管33b和η溝道MOS驅(qū)動器晶體管34b組成。晶體管33b、34b的漏極被一起連接在存儲節(jié)點SNB處，而其柵極被連接在一起并被連接到存儲節(jié)點SNT，從而將兩個反相器以CM0SSRAM單元的常見方式彼此交叉耦合。晶體管33b的源極位于電源節(jié)點Vdda處而晶體管34b的源極位于接地節(jié)點Vssa處。存儲節(jié)點SNT和SNB構(gòu)成SRAM單元30」，，中的互補存儲節(jié)點，因為當SRAM單元30」，k沒有被存取時，它們的邏輯狀態(tài)是彼此互補的(一個處于邏輯“O”而另一個處于邏輯“ I”)。
[0045]當被部署成如上關(guān)于圖3所描述的存儲器結(jié)構(gòu)時，SRAM單元30j，k對應(yīng)于存儲器陣列20的第j行和第k列中的存儲器單元。因此，SRAM單元30」，，包括η溝道MOS傳輸門晶體管35a和η溝道MOS傳輸門晶體管35b，晶體管35a的源極/漏極路徑被連接在存儲節(jié)點SNT和位線BLTk (存儲器陣列20中的第k列位線)之間；類似地，晶體管35b的源極/漏極路徑被連接在存儲節(jié)點SNB和位線BLBk之間。傳輸門晶體管35a和35b的柵極被連接到字線WLj,該字線WLj由行解碼器25響應(yīng)所接收的表明選擇第j行的行地址來驅(qū)動。例如，在圖3的結(jié)構(gòu)中，位線BLTk、BLBk在一端耦合到位線預(yù)充電電路27并在另一端耦合到行選擇電路22。當然，存儲器陣列20的第k列中的每個存儲器單元30也都耦合到位線BLTk、BLBko類似地，存儲器陣列20的第j行中的每個存儲器單元30都耦合到字線WLjt5
[0046]圖5是根據(jù)CMOS技術(shù)加工并在形成覆蓋的金屬層之前的制造階段中的硅襯底表面上的存儲器單元30」，k的版圖示例的平面圖，而圖6a和圖6b是其橫截面圖。在該示例中，單元50&#形成在P型襯底52的區(qū)域中，在該區(qū)域中已經(jīng)通過常規(guī)方法形成了 η阱50。η溝道MOS晶體管34a、35a形成在p型襯底52的一個區(qū)域中，而η溝道MOS晶體管34b、35b形成在P型襯底52的另一區(qū)域中。P溝道MOS晶體管33a、33b形成在η阱50中，η阱50在該示例中位于單元30&中的P型襯底52的兩個區(qū)域之間；如根據(jù)下列描述將變得明顯的那樣，相鄰的單元30可以在單元30j，k的全部四個側(cè)邊上形成，使得η阱50和襯底52的區(qū)域能夠在單元之間共享。有源區(qū)域54通過常規(guī)方式被限定在表面處，且位于也通過常規(guī)方式形成為LOCOS場氧化物或淺溝槽絕緣(STI)結(jié)構(gòu)的絕緣氧化物結(jié)構(gòu)53之間。多晶硅元件56被圖案化以延伸到表面的上方，根據(jù)情況通過柵氧化物57或通過絕緣氧化物53與該表面隔開。η講50內(nèi)的不在聚合元件(poly element) 56下方的有源區(qū)域54將是p型的，而P型襯底52的區(qū)域內(nèi)的不在聚合元件56下方的有源區(qū)域54將是η型的。接觸開口58在該版圖的圖5所示位置處延伸到有源區(qū)域54或延伸到聚合元件56。金屬導(dǎo)體(在圖5中示意性示出)將覆蓋該結(jié)構(gòu)，通過相應(yīng)的接觸開口 58進行接觸。
[0047] 圖5描述單元30」，，內(nèi)的各個晶體管33、34、35的輪廓，其對應(yīng)于圖4的電氣原理圖。作為本領(lǐng)域的基礎(chǔ)，MOS晶體管位于表面的區(qū)域上，在這些區(qū)域處柵極元件(即本示例中的聚合元件56)覆蓋有源區(qū)域54的實例。根據(jù)圖4的示意圖，圖5中示意性示出的金屬導(dǎo)體互連這些晶體管。在該示例中，金屬導(dǎo)體將存儲節(jié)點SNB從晶體管34b的漏極處的有源區(qū)域54連接到晶體管33b的漏極處的有源區(qū)域54，并(通過共享的接觸開口 58)連接到用作晶體管33a、34a的柵極的多晶硅元件56。類似地，金屬導(dǎo)體將存儲節(jié)點SNT從晶體管34a、35a之間的有源區(qū)域54連接到晶體管33a的漏極處的有源區(qū)域54，并且(通過共享的接觸開口 58)連接到用作晶體管33b、34b的柵極的多晶硅元件56。
[0048]當然，所呈現(xiàn)的圖8的版圖僅僅作為示例，但要理解的是，根據(jù)可應(yīng)用于每一實施方式的特定制造技術(shù)和設(shè)計規(guī)則，并根據(jù)本領(lǐng)域技術(shù)人員實現(xiàn)的版圖優(yōu)化，單元30?k的特定版圖可以與所示的版圖有很大差別。
[0049]根據(jù)所公開的實施例，SRAM單元30」，k是根據(jù)雙應(yīng)力襯墊(DSL)制造技術(shù)構(gòu)造的。如本領(lǐng)域中已知的并且如以上結(jié)合發(fā)明背景所描述的，DSL技術(shù)旨在通過向晶體管溝道區(qū)域中的硅施加應(yīng)變來提高η溝道和P溝道MOS晶體管的性能。如本領(lǐng)域中已知的,施加到P溝道MOS晶體管的單晶硅溝道區(qū)域的壓縮壓變能夠提高其溝道區(qū)域中的遷移率并提高晶體管性能；相反地，施加到η溝道MOS晶體管的溝道區(qū)域的伸展應(yīng)變能夠提高其晶體管性倉泛。
[0050]圖6a以橫截面圖描述根據(jù)本發(fā)明實施例的SRAM單元30」，k的晶體管35a、33a上方的壓縮氮化物襯墊層40C和伸展氮化物襯墊層40T的布置。如圖6a所示，伸展氮化物襯墊層40T位于用作晶體管35a的柵電極的多晶娃兀件56上方(并且也在多晶娃兀件56的側(cè)壁上的側(cè)壁氮化物長絲(filament) 59的上方，側(cè)壁氮化物長絲59被提供來限定本領(lǐng)域已知的分等級的源極/漏極結(jié)分布)。伸展氮化物襯墊層40T也延伸到從柵電極向遠處延伸的有源區(qū)域54的表面上方,從而向下面的有源區(qū)域54中的單晶娃和在多晶娃兀件56及柵極氧化物57下面的溝道區(qū)域施加伸展應(yīng)變。圖6a以類似的方式示出壓縮氮化物襯墊層40C位于用作晶體管33a的柵電極的多晶硅元件56的上方，延伸至晶體管33a的源極和漏極的表面，并因此向該器件的有源區(qū)域54 (包括多晶硅元件56下面的溝道區(qū)域)施加壓縮應(yīng)變。平面化的電介質(zhì)層60以常規(guī)方式被設(shè)置在襯墊層40T、40C的上方。接觸開口 58被蝕刻穿過電介質(zhì)層60、伸展襯墊層40T及壓縮襯墊層40C，從而使上覆的金屬導(dǎo)體能夠在期望位置處與有源區(qū)域54接觸。
[0051]從圖6a中明顯看出，壓縮襯墊層40C和伸展襯墊層40T分別在p溝道和η溝道晶體管上方被有效地形成至大致相同的厚度。用于形成這些層的制造工藝可以遵循本領(lǐng)域中已知用于DSL技術(shù)的制造工藝。例如，形成壓縮襯墊層40C和伸展襯墊層40Τ的通用方法開始于在形成、圖案化和蝕刻多晶硅元件56之后整體沉積薄二氧化硅蝕刻停止層(并且通常進行摻雜劑的離子注入和退火以便形成晶體管源區(qū)/漏區(qū))。在沉積二氧化硅蝕刻停止層之后，整體沉積襯墊層中的一個(例如，壓縮襯墊層40C)，例如通過在(如本領(lǐng)域已知的)合適條件下化學(xué)氣相沉積(CVD)氮化硅來產(chǎn)生沉積薄膜內(nèi)的壓縮應(yīng)力。然后，另一二氧化硅蝕刻停止層被整體沉積并且以光刻方式被圖案化以便在將被移除的那些位置(例如，圖6a的晶體管35a的區(qū)域)上方暴露壓縮氮化物襯墊層40C ;二氧化硅保留在將保留壓縮襯墊層40C的那些位置(例如，晶體管33a的位置處)中。然后，在被圖案化的二氧化硅層暴露的位置上蝕刻壓縮氮化物襯墊層40C，使得壓縮襯墊層40C保留在要被施加壓縮應(yīng)變的那些二極管上方。然后，整體沉積伸展氮化硅層40T，例如借助在沉積的薄膜內(nèi)產(chǎn)生伸展應(yīng)力的條件下的CVD。然后，沉積、以光刻方式圖案化并蝕刻二氧化硅的另一薄層，從而在期望位置(例如，圖6a的晶體管33a的位置)上暴露伸展氮化物襯墊層40T的表面。然后，再次執(zhí)行氮化硅蝕刻，從那些位置中移除伸展氮化物襯墊層40T，并在保留在壓縮氮化物襯墊層40C的表面上的二氧化硅蝕刻停止層處停止。雙襯墊層的形成由此完成。將理解的是，可以替換地使用形成壓縮和伸展襯墊層的其它方法，并且形成這些層的特定順序?qū)λ_的實施例不是特別重要的。
[0052]返回參考圖4，根據(jù)本發(fā)明的該實施例，通過在η溝道驅(qū)動器晶體管34b上方形成壓縮襯墊層40C而在SRAM單元30&另一側(cè)上的η溝道驅(qū)動器晶體管34a上方形成伸展襯墊層40T，非對稱性被包含在SRAM單元30j，k中。壓縮襯墊層40C也形成在p溝道負載晶體管33a、34b上方，而伸展襯墊層40T也形成在η溝道傳輸門晶體管35a、35b上方。圖6b通過橫截面圖示出這種結(jié)構(gòu)，其中η溝道驅(qū)動器晶體管34b位于壓縮氮化物襯墊層40C的下方(SRAM單元30」，k中的P溝道負載晶體管33a、33b也如此)，而η溝道傳輸門晶體管35b位于伸展氮化物襯底層40T的下方(類似地，SRAM單元30」，k中的其它η溝道晶體管34a、35a也一樣)。
[0053]這種結(jié)構(gòu)的結(jié)果是，驅(qū)動器晶體管34a比驅(qū)動器晶體管34b具有更強的驅(qū)動特性，因為晶體管34a被伸展襯墊層40T施加到其溝道區(qū)域的伸展應(yīng)變增強，而晶體管34b被壓縮襯墊層40C施加到其溝道區(qū)域的壓縮應(yīng)變退化。因此，SRAM單元30&具有非對稱的傳輸功能特性，如上所討論，其可以提高SRAM單元30&的靜態(tài)噪聲容限和單元穩(wěn)定性。
[0054]根據(jù)所公開的實施例，能夠有效地實施由非對稱SRAM單元30j，k構(gòu)造的存儲器陣列20內(nèi)的非對稱性的實施方式，不需要額外的光掩膜或離子注入工藝，并且不會增加存儲器單元芯片面積。現(xiàn)在將針對圖4和圖5的SRAM單元30」，k的情況結(jié)合圖7a和圖7b的平面版圖描述該實施方式。
[0055]圖7a描述包括SRAM單元30 (S)的一部分存儲器陣列20的版圖，所述SRAM單元30 (S)以對稱方式構(gòu)造但包括雙應(yīng)力襯墊(DSL)技術(shù)。在該對稱實施方式中，壓縮襯墊層40C被設(shè)置在所有P溝道MOS晶體管(即每個單元中的負載晶體管33a、33b)上方，而伸展襯墊層40T被設(shè)置在所有η溝道MOS晶體管(即驅(qū)動器晶體管34a、34b ;傳輸門晶體管35a、35b)上方。如圖7a所示，在該版圖中，襯墊層40C、40T基本上以條狀布置在存儲器陣列20(包括對稱SRAM單元30 (S)及其鄰近的SRAM單元)上方。襯墊層40C、40T的這種形成涉及使用兩個光刻步驟(即兩個光掩膜)來限定每個襯墊層40C、40T的位置。
[0056]圖7b在包括圖5的SRAM單元30」，k的存儲器陣列20的背景中描述以上結(jié)合圖4和圖6b所描述的非對稱性的實施方式。如圖7b所示，壓縮氮化物襯墊層40C擴展到包括P溝道晶體管33a、33b的區(qū)域上方，并擴展到每個SRAM單元中的η溝道驅(qū)動器晶體管34b上方。伸展氮化物襯墊層40T擴展到SRAM單元以及存儲器陣列20內(nèi)的每個單元中的η溝道傳輸門晶體管35b上方。如從圖7b的版圖中明顯看出，各種存儲器單元與彼此互成鏡像(例如，如下面所示的SRAM單元從而最小化用于限定襯墊層40C、40T的光掩模結(jié)構(gòu)的復(fù)雜性。此外，如從圖7a和圖7b的對比中明顯看出，相對于圖7a的對稱情況，根據(jù)圖7b所示的本發(fā)明的實施例不需要額外的光掩模或光刻步驟來使非對稱性包括在存儲器陣列20中。事實上，如果雙應(yīng)力襯墊技術(shù)被用于集成電路10的任何部分(在其中實施了存儲器20)，則這些相同的光掩模、光刻、沉積以及刻蝕工藝已經(jīng)在制造流程中出現(xiàn)。唯一必需的不同是光掩模中的特定圖案被用來限定襯墊層40T、40C的位置。
[0057]圖8a以電氣原理圖的形式描述根據(jù)本發(fā)明的替換實施例的SRAM單元30’」，，的布置。在本發(fā)明的該實施例中，通過相對于彼此非對稱地構(gòu)造傳輸門晶體管35a、35b而構(gòu)造驅(qū)動器晶體管34a、34b以使其彼此匹配來實現(xiàn)SRAM單元30’」，k的特性的非對稱性。更具體地，如之前一樣，用伸展氮化物襯墊層40T來提供η溝道傳輸門晶體管35a，但是用壓縮氮化物襯墊層40C來部署η-溝道傳輸門晶體管35b (如P溝道負載晶體管33a、33b —樣)。結(jié)果，傳輸門晶體管35a將比傳輸門晶體管35b具有更強的驅(qū)動特性，因為晶體管35a被伸展襯墊層40T施加到其溝道區(qū)域的伸展應(yīng)變增強，而晶體管35b被壓縮襯墊層40C施加到其溝道區(qū)域的壓縮應(yīng)變退化。因此SRAM單元30\k具有非對稱的傳輸功能特性，如上所討論，其能夠提高SRAM單元30u的靜態(tài)噪聲容限和單元穩(wěn)定性。
[0058]圖Sb以平面版圖形式描述根據(jù)本發(fā)明的該實施例的一部分存儲器陣列20中的SRAM單元30’30’ j，k及其相鄰單元的布置。如圖8b所示，壓縮氮化物襯墊層40C和伸展氮化物襯墊層40T被布置成使每個SRAM單元30中的η溝道傳輸門晶體管35b用壓縮氮化物襯墊層40C來部署，而η溝道驅(qū)動器晶體管34b(以及驅(qū)動器晶體管34a和傳輸門晶體管35a)用伸展氮化物襯墊層40T來部署。如同在圖7b的版圖中，相對于圖7a描述的對稱DSL情況或相對于同一集成電路內(nèi)的DSL技術(shù)的任何實施方式,根據(jù)本發(fā)明的該實施例實現(xiàn)存儲器單元非對稱性不需要額外的光掩?；蚬饪坦に嚥襟E。相反，僅需要用光掩模的圖案來限定實現(xiàn)期望的非對稱性的襯墊層40C、40T的位置。
[0059]圖9a和圖9b分別以示意圖和平面版圖形式描述關(guān)于SRAM單元30’ 的本發(fā)明的另一實施例。如圖9a所示，η溝道驅(qū)動器晶體管34b和η溝道傳輸門晶體管35b以及p溝道負載晶體管33a、33b都用壓縮氮化物襯墊層40C來實現(xiàn)。在SRAM單元30’ 的另一側(cè)，η溝道驅(qū)動器晶體管34a和η溝道傳輸門晶體管34a用伸展氮化物襯墊層40T來實現(xiàn)。結(jié)果，驅(qū)動器晶體管34a和傳輸門晶體管35a都將比其相應(yīng)的配對晶體管即驅(qū)動器晶體管34b和傳輸門晶體管35b具有更強的驅(qū)動特性，因為晶體管34a、35a被伸展襯墊層40T施加到其溝道區(qū)域的伸展應(yīng)變增強，而晶體管34b、35b被壓縮襯墊層40C施加到其溝道區(qū)域的壓縮應(yīng)變退化。因此，SRAM單元30’’ J；k比上述發(fā)明的其它實施例中的SRAM單元30’ J；k,30&的非對稱性具有更大程度的非對稱轉(zhuǎn)移功能特性。
[0060]圖9b以平面版圖形式描述根據(jù)本發(fā)明的該實施例的一部分存儲器陣列20中的SRAM單元30’’」，30’’」，k及其相鄰單元的布置。如圖9b所示，壓縮氮化物襯墊層40C以覆蓋存儲器陣列20中的SRAM單元30’ ’的相鄰行中的P溝道晶體管33a、33b、驅(qū)動器晶體管34b以及傳輸門晶體管35b的連續(xù)薄膜形式被布置在存儲器陣列20的大部分版圖上。伸展氮化物襯墊層40T被形成為覆蓋η溝道驅(qū)動器晶體管34a和傳輸門晶體管35a。如在上面關(guān)于圖7a和圖7b描述的本發(fā)明實施例那樣，不需要額外的光掩?；蚬饪坦に嚥襟E來實現(xiàn)根據(jù)本發(fā)明的該實施例的存儲器單元非對稱性。包含由于限定襯墊層40C、40T的位置的光掩模圖案所導(dǎo)致的非對稱性。
[0061]本發(fā)明的其它可替換的實施方式也可以被預(yù)期。例如，每個SRAM單元中的傳輸門晶體管可以是P溝道MOS晶體管而非η溝道MOS晶體管。在這種情況下，涉及非對稱驅(qū)動的傳輸門晶體管的非對稱性可以以相同的方式實現(xiàn)，其中一個P溝道傳輸門晶體管具有伸展氮化物襯墊層，而另一 P溝道傳輸門晶體管具有壓縮氮化物襯墊層。進一步可替換地，可以通過將伸展氮化物襯墊層應(yīng)用于SRAM單元中的P溝道負載晶體管中的一個而不應(yīng)用于另一個來實現(xiàn)非對稱性。當然，在一般意義上，非對稱性的極性沒有特定的相關(guān)性，但是其通常將取決于指示獲得改進的單元穩(wěn)定性和靜態(tài)噪聲容限所需的非對稱性的極性的其它因素(例如，位線的預(yù)充電電壓、交叉耦合反相器的跳變電壓等)?？梢灶A(yù)期的是，本發(fā)明也可以被應(yīng)用于其它存儲器單元(包括8-Τ和IO-T類型的SRAM單元)以及其他靜態(tài)存儲器單元(例如非易失性浮柵和鐵電存儲器單元)。
[0062]因此，根據(jù)所公開的實施例，以在芯片面積和制造成本的立場上基本沒有成本的方式提高了交叉耦合反相器類型的存儲器單元的單元穩(wěn)定性和靜態(tài)噪聲容限。這種單元穩(wěn)定性的提高使設(shè)計者能夠極大地強化傳輸門晶體管以提高寫入容限，減少對可能導(dǎo)致的單元穩(wěn)定性退化的憂慮。根據(jù)所公開的實施例由存儲器單元消耗的功率也基本上與常規(guī)6-ΤSRAM單元消耗的功率相同，使得只有很少或沒有功率代價。[0063]本領(lǐng)域的技術(shù)人員將理解，在所要求保護的發(fā)明范圍內(nèi)，可以對所描述的示例性實施例進行修改，并且許多其它實施例也是可能的。
【權(quán)利要求】
1.一種固態(tài)存儲器單元，其包括: 包括反相器和傳輸門晶體管的第一反相器電路，其具有用于將其反相器與其傳輸門晶體管之間的第一存儲節(jié)點耦合到第一位線的輸出端，并具有輸入端，所述第一反相器電路由一個或更多P溝道金屬氧化物半導(dǎo)體晶體管即MOS晶體管和一個或更多η溝道MOS晶體管構(gòu)成，其中所述P溝道MOS晶體管是用壓縮襯墊層構(gòu)造的，而所述η溝道MOS晶體管是用伸展襯墊層構(gòu)造的；以及 包括反相器和傳輸門晶體管的第二反相器電路，其具有用于將其反相器與其傳輸門晶體管之間的第二存儲節(jié)點耦合到第二位線的輸出端，所述第二存儲節(jié)點耦合到所述反相器的輸入端，所述第二反相器電路具有耦合到所述第一反相器電路中的所述第一存儲節(jié)點的輸入端，所述第二反相器電路由一個或更多P溝道MOS晶體管和一個或更多η溝道MOS晶體管構(gòu)成； 其中所述第二反相器電路的所述MOS晶體管中的一個是用具有與所述第一反相器電路中的對應(yīng)MOS晶體管的應(yīng)力特性相反的應(yīng)力特性的襯墊層構(gòu)造的。
2.根據(jù)權(quán)利要求1所述的存儲器單元，其中所述第一反相器電路的所述反相器包括: 用伸展襯墊層構(gòu)造的η溝道MOS驅(qū)動晶體管，其源極耦合到基準電壓，其柵極連接到所述反相器電路的所述輸入端，并且其漏極耦合到所述第一存儲節(jié)點；以及 用壓縮襯墊層構(gòu)造的P溝道MOS晶體管，其漏極耦合到所述第一存儲節(jié)點，其柵極連接到所述反相器電路的所述輸入端，并且其源極耦合到電源電壓； 其中所述第二反相器電路的所述反相器包括`: η溝道MOS驅(qū)動晶體管，其源極耦合到基準電壓，其柵極連接到所述反相器電路的所述輸入端，并且其漏極耦合到所述第一存儲節(jié)點；以及 P溝道MOS負載晶體管，其漏極耦合到所述第一存儲節(jié)點，其柵極連接到所述反相器電路的所述輸入端，并且其源極耦合到電源電壓。
3.根據(jù)權(quán)利要求2所述的存儲器單元，其中所述第二反相器電路的所述P溝道MOS負載晶體管和所述η溝道MOS驅(qū)動晶體管都是用壓縮襯墊層構(gòu)造的。
4.根據(jù)權(quán)利要求3所述的存儲器單元，其中所述第一反相器電路的所述傳輸門晶體管包括用伸展襯墊層構(gòu)成的η溝道MOS晶體管，該η溝道MOS晶體管的源極/漏極路徑耦合在所述第一存儲節(jié)點和所述第一位線之間并且其柵極用來接收字線信號； 并且其中所述第二反相器電路的所述傳輸門晶體管包括用壓縮襯墊層構(gòu)成的η溝道MOS晶體管，該η溝道MOS晶體管的源極/漏極路徑耦合在所述第二存儲節(jié)點和所述第二位線之間并且其柵極用來接收所述字線信號。
5.根據(jù)權(quán)利要求2所述的存儲器單元，其中所述第一反相器電路的所述傳輸門晶體管包括用伸展襯墊層構(gòu)成的η溝道MOS晶體管，該η溝道MOS晶體管的源極/漏極路徑耦合在所述第一存儲節(jié)點和所述第一位線之間并且其柵極用來接收字線信號； 并且其中所述第二反相器電路的所述傳輸門晶體管包括用壓縮襯墊層構(gòu)成的η溝道MOS晶體管，該η溝道MOS晶體管的源極/漏極路徑耦合在所述第二存儲節(jié)點和所述第二位線之間并且其柵極用來接收所述字線信號。
6.根據(jù)權(quán)利要求1所述的存儲器單元，其中所述壓縮襯墊層和所述伸展襯墊層中的每一個均包含氮化硅。
7.—種在主體的半導(dǎo)體表面上的集成電路中構(gòu)造存儲器陣列的方法，所述存儲器陣列包括按行和列布置的多個存儲器單元，每一行的存儲器單元都與字線相關(guān)聯(lián)，每一列的存儲器單元都與第一和第二位線相關(guān)聯(lián)，每個存儲器單元存儲在分別由第一和第二交叉耦合反相器的輸出端驅(qū)動的互補的第一和第二存儲節(jié)點處表示的數(shù)據(jù)狀態(tài)，所述方法包括: 在所述表面上限定η型區(qū)和P型區(qū)； 形成覆蓋每個所述存儲器單元的選定位置的柵電極，每個存儲器單元內(nèi)的所述柵電極用作每個存儲器單元內(nèi)的晶體管的柵極； 針對每個所述存儲器單元，在多個P溝道晶體管的相對兩側(cè)上形成P型源極區(qū)和漏極區(qū)； 針對每個所述存儲器單元，在多個η溝道晶體管的相對兩側(cè)上形成η型源極區(qū)和漏極區(qū)； 針對每個所述存儲器單元，在所述多個P溝道晶體管和至少一個所述η溝道晶體管的所述源極區(qū)和漏極區(qū)以及柵極上方形成壓縮襯墊層；以及 針對每個所述存儲器單元，在其它所述η溝道晶體管上方形成伸展襯墊層。
8.根據(jù)權(quán)利要求7所述的方法，其中每個所述存儲器單元中的所述多個P溝道晶體管包括第一和第二 P溝道負載晶體管； 其中每個所述存儲器單元中的所述多個η溝道晶體管包括第一和第二 η溝道驅(qū)動器晶體管； 其中形成所述壓縮襯墊層的步驟在所述第一和第二負載晶體管以及所述第二η溝道驅(qū)動器晶體管的所述柵電極及所述源極區(qū)和漏極區(qū)上方形成所述壓縮襯墊層； 并且其中形成所述伸展襯墊層的步驟在所述第一η溝道驅(qū)動器晶體管的所述柵電極以及所述源極區(qū)和漏極區(qū)上方形成所述伸展襯墊層。
9.根據(jù)權(quán)利要求8所述的方法，其中每個所述存儲器單元中的所述多個η溝道晶體管進一步包括第一和第二 η溝道傳輸門晶體管； 其中形成所述壓縮襯墊層的步驟也在所述第二η溝道驅(qū)動器晶體管上方形成所述壓縮襯墊層； 并且其中形成所述伸展襯墊層的步驟也在所述第一η溝道傳輸門晶體管的所述柵電極以及所述源極區(qū)和漏極區(qū)上方形成所述伸展襯墊層。
10.根據(jù)權(quán)利要求7所述的方法，其中每個所述存儲器單元中的所述多個P溝道晶體管包括第一和第二 P溝道負載晶體管； 其中每個所述存儲器單元中的所述多個η溝道晶體管包括第一和第二 η溝道驅(qū)動器晶體管以及第一和第二 η溝道傳輸門晶體管； 其中形成所述壓縮襯墊層的步驟在所述第一和第二負載晶體管以及所述第二η溝道傳輸門晶體管的所述柵電極以及所述源極區(qū)和漏極區(qū)上方形成所述壓縮襯墊層； 并且其中形成所述伸展襯墊層的步驟在所述第一和第二η溝道驅(qū)動器晶體管以及所述第一η溝道傳輸門晶體管的所述柵電極以及所述源極區(qū)和漏極區(qū)上方形成所述伸展襯墊層。
11.一種集成電路，其包括固態(tài)存儲器，所述存儲器包括: 按行和列布置的固態(tài)存儲器單元的陣列，每個存儲器單元包括:包括反相器和傳輸門晶體管的第一反相器電路，其具有響應(yīng)于其行的字線而將其反相器與其傳輸門晶體管之間的第一存儲節(jié)點耦合到其列的第一位線的輸出端，并具有輸入端，所述第一反相器電路由一個或更多P溝道金屬氧化物半導(dǎo)體晶體管即MOS晶體管和一個或更多η溝道MOS晶體管構(gòu)成，其中所述P溝道MOS晶體管是用壓縮襯墊層構(gòu)造的，而所述η溝道MOS晶體管是用伸展襯墊層構(gòu)造的；以及 包括反相器和傳輸門晶體管的第二反相器電路，其具有響應(yīng)于其行的字線而將其反相器與其傳輸門晶體管之間的第二存儲節(jié)點耦合到其列的第二位線的輸出端，所述第二存儲節(jié)點耦合到所述反相器的輸入端，所述第二反相器電路具有耦合到所述第一反相器電路中的所述第一存儲節(jié)點的輸入端，所述第二反相器電路由一個或更多P溝道MOS晶體管和一個或更多η溝道MOS晶體管構(gòu)成； 地址選擇電路，其用于接收行地址和列地址，以便激勵與對應(yīng)于所述行地址的一行存儲器單元相關(guān)聯(lián)的字線；以及 讀取/寫入電路，其耦合到每一列存儲器單元的所述第一和第二位線； 其中每個所述存儲器單元中的所述第二反相器電路的所述MOS晶體管中的一個是用具有與所述第一反相器電路中的對應(yīng)MOS晶體管的應(yīng)力特性相反的應(yīng)力特性的襯墊層構(gòu)造的。
12.根據(jù)權(quán)利要求11所述的集成電路，其中每個所述存儲器單元中的所述第一反相器電路的所述反相器包括: 用伸展襯墊層構(gòu)造的η溝道MOS驅(qū)動晶體管，其源極耦合到基準電壓，其柵極連接到所述反相器電路的所述輸入端，并且其漏極耦合到所述第一存儲節(jié)點；以及 用壓縮襯墊層構(gòu)造的P溝道MOS晶體管，其漏極耦合到所述第一存儲節(jié)點，其柵極連接到所述反相器電路的所述輸入端，并且其源極耦合到電源電壓； 其中每個所述存儲單元中的所述第二反相器電路的所述反相器包括:η溝道MOS驅(qū)動晶體管，其源極耦合到基準電壓，其柵極連接到所述反相器電路的所述輸入端，并且其漏極耦合到所述第一存儲節(jié)點；以及 P溝道MOS負載晶體管，其漏極耦合到所述第一存儲節(jié)點，其柵極連接到所述反相器電路的所述輸入端，并且其源極耦合到電源電壓。
13.根據(jù)權(quán)利要求12所述的集成電路，其中每個所述存儲單元中的所述第二反相器電路的所述P溝道MOS負載晶體管和所述η溝道MOS驅(qū)動器晶體管都是用壓縮襯墊層構(gòu)造的。
14.根據(jù)權(quán)利要求13所述的集成電路，其中每個所述存儲器單元中的所述第一反相器電路的所述傳輸門晶體管包括用伸展襯墊層構(gòu)造的η溝道MOS晶體管，該η溝道MOS晶體管的源極/漏極路徑耦合在所述第一存儲節(jié)點和所述第一位線之間并且其柵極連接到其行的所述字線； 并且其中每個所述存儲器單元中的所述第二反相器電路的所述傳輸門晶體管包括用壓縮襯墊層構(gòu)造的η溝道MOS晶體管，該η溝道MOS晶體管的源極/漏極路徑耦合在所述第二存儲節(jié)點和所述第二位線之間并且其柵極連接到其行的所述字線。
15.根據(jù)權(quán)利要求13所述的集成電路，其中每個所述存儲器單元中的所述第一反相器電路的所述傳輸門晶體管包括用伸展襯墊層構(gòu)造的η溝道MOS晶體管，該η溝道MOS晶體管的源極/漏極路徑耦合在所述第一存儲節(jié)點和所述第一位線之間并且其柵極連接到其行的所述字線； 并且其中每個所述存儲器單元中的所述第二反相器電路的所述傳輸門晶體管包括用壓縮襯墊層構(gòu)造的η溝道MOS晶體管，該η溝道MOS晶體管的源極/漏極路徑耦合在所述第二存儲節(jié)點和所述第二位線之間并且其柵極連接到其行的所述字線。
16.根據(jù)權(quán)利要求11所述的集成電路，其進一步包括: 耦合到所述讀取/寫入電`路和所述地址選擇電路的邏輯電路。
【文檔編號】G11C11/413GK103733262SQ201280038634
【公開日】2014年4月16日 申請日期:2012年6月6日 優(yōu)先權(quán)日:2011年6月6日
【發(fā)明者】S·于, W·K·隆 申請人:德克薩斯儀器股份有限公司