專利名稱：用于半導(dǎo)體存儲(chǔ)器的可編程保持器的制作方法
技術(shù)領(lǐng)域：
所公開(kāi)的系統(tǒng)和方法涉及半導(dǎo)體存儲(chǔ)器。更具體地來(lái)說(shuō)，所公開(kāi)的系統(tǒng)和方法涉及用于半導(dǎo)體存儲(chǔ)器的可編程保持器。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器，例如，隨機(jī)存取存儲(chǔ)器(“RAM”)和只讀存儲(chǔ)器(“ROM”)可以包括連接至位線的保持器電路，從而減小了泄漏電流并且降低了噪聲，防止破壞從連接至位線的存儲(chǔ)器位單元所讀出的數(shù)據(jù)。然而，尤其在低壓操作期間，這些傳統(tǒng)保持器電路還可能具有較高的DC泄漏電流，并且導(dǎo)致半導(dǎo)體存儲(chǔ)器具有較慢的操作時(shí)間。此外，這種傳統(tǒng)保持器針對(duì)最差情況的編碼進(jìn)行設(shè)計(jì)，從而可能限制VCCmin操作并且進(jìn)一步增加了功耗
發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種方法，包括接收存儲(chǔ)器編碼，所述存儲(chǔ)器編碼標(biāo)識(shí)將要存儲(chǔ)在半導(dǎo)體存儲(chǔ)器中的邏輯O和邏輯I的數(shù)量；通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的第一位線的第一類型的位單元的數(shù)量；基于將要連接至所述第一位線的所述第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第一保持器電路；以及將所述半導(dǎo)體存儲(chǔ)器的布局的電子表示存儲(chǔ)在非易失性機(jī)器可讀存儲(chǔ)介質(zhì)中。在該方法中，進(jìn)一步包括通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的第二位線的所述第一類型的位單元的數(shù)量；以及基于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第二保持器電路，其中，所述第二保持器電路與所述第一保持器電路不同。在該方法中，所述第一類型的位單元為被編程為在讀操作期間輸出邏輯O的位單元，將要連接至所述第一位線的所述第一類型的位單元的數(shù)量大于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，并且，將要連接至所述第一位線的保持器的尺寸小于將要連接至所述第二位線的保持器的尺寸。在該方法中，所述第一類型的位單元為被編程為在讀操作期間輸出邏輯I的位單元，將要連接至所述第一位線的所述第一類型的位單元的數(shù)量大于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，并且，將要連接至所述第一位線的保持器的尺寸大于將要連接至所述第二位線的保持器的尺寸。在該方法中，進(jìn)一步包括通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的多條位線中的每一條的所述第一類型的位單元的數(shù)量；以及基于將要連接至每條相應(yīng)的所述位線的所述第一類型的位單元的數(shù)量選擇所述多條位線中的每一條的保持器電路，其中，選擇至少兩種不同類型的保持器電路。在該方法中，進(jìn)一步包括基于所述布局制造所述半導(dǎo)體存儲(chǔ)器的掩模；以及使用所述掩模制造所述半導(dǎo)體存儲(chǔ)器。
根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體存儲(chǔ)器，包括第一位線和第二位線；第一數(shù)量的第一類型的位單元，連接至所述第一位線；第一保持器電路，連接至所述第一位線，基于所述第一類型的位單元的所述第一數(shù)量，所述第一保持器電路具有第一尺寸；第二數(shù)量的所述第一類型的位單元，連接至所述第二位線；以及第二保持器電路，連接至所述第二位線，基于所述第一類型的位單元的所述第二數(shù)量，所述第二保持器電路具有第二尺寸，其中，所述第一尺寸與所述第二尺寸不同。在該半導(dǎo)體存儲(chǔ)器中，進(jìn)一步包括第二數(shù)量的第二類型的位單元，連接至所述第一位線。在該半導(dǎo)體存儲(chǔ)器中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯0，所述第二類型的位單元被配置為在讀操作期間輸出邏輯I。在該半導(dǎo)體存儲(chǔ)器中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯1，所述第二類型的位單元被配置為在讀操作期間輸出邏輯O。
在該半導(dǎo)體存儲(chǔ)器中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯O。在該半導(dǎo)體存儲(chǔ)器中，所述第一類型的位單元的所述第一數(shù)量大于所述第二類型的位單元的所述第二數(shù)量，所述第一保持器電路的尺寸小于所述第二保持器電路的尺寸。在該半導(dǎo)體存儲(chǔ)器中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯I。在該半導(dǎo)體存儲(chǔ)器中，所述第一類型的位單元的所述第一數(shù)量大于所述第二類型的位單元的所述第二數(shù)量，所述第一保持器電路的尺寸大于所述第二保持器電路的尺寸。根據(jù)本發(fā)明的又一方面，提供了一種通過(guò)程序編碼進(jìn)行編碼的非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)，其中，當(dāng)通過(guò)處理器執(zhí)行所述程序編碼時(shí)，所述處理器實(shí)施一種方法，所述方法包括接收存儲(chǔ)器編碼，所述存儲(chǔ)器編碼標(biāo)識(shí)將要存儲(chǔ)在半導(dǎo)體存儲(chǔ)器中的邏輯O和邏輯I的數(shù)量；通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的第一位線的第一類型的位單元的數(shù)量；以及基于將要連接至所述第一位線的所述第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第一保持器電路。在該非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)中，所述方法包括通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的第二位線的所述第一類型的位單元的數(shù)量；以及基于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第二保持器電路。在該非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)中，所述第一類型的位單元為被編程為在讀操作期間輸出邏輯O的位單元，將要連接至所述第一位線的所述第一類型的位單元的數(shù)量大于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，將要連接至所述第一位線的保持器的尺寸小于將要連接至所述第二位線的保持器的尺寸。在該非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)中，所述第一類型的位單元為被編程為在讀操作期間輸出邏輯I的位單元，將要連接至所述第一位線的所述第一類型的位單元的數(shù)量大于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，將要連接至所述第一位線的保持器的尺寸大于將要連接至所述第二位線的保持器的尺寸。在該非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)中，所述方法包括通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的多條位線中的每一條的所述第一類型的位單元的數(shù)量；以及基于將要連接至每條相應(yīng)的所述位線的所述第一類型的位單元的數(shù)量選擇所述多條位線中的每一條的保持器電路。


圖I為經(jīng)過(guò)改進(jìn)的ROM陣列的一個(gè)實(shí)例的電路圖。圖2為根據(jù)在圖I中的ROM陣列設(shè)計(jì)和制造經(jīng)過(guò)改進(jìn)的ROM陣列的方法的一個(gè)實(shí)例的流程圖。圖3為用于根據(jù)圖I設(shè)計(jì)和制造經(jīng)過(guò)改進(jìn)的ROM陣列的系統(tǒng)的一個(gè)實(shí)例的結(jié)構(gòu)圖。圖4為經(jīng)過(guò)標(biāo)準(zhǔn)化的保持器強(qiáng)度和每條位線的經(jīng)過(guò)編程的零位單元的數(shù)量的曲線圖。
具體實(shí)施方式
·優(yōu)選地，所公開(kāi)的半導(dǎo)體存儲(chǔ)器和設(shè)計(jì)和制造半導(dǎo)體存儲(chǔ)器的方法提供了保持器電路，該保持器電路具有針對(duì)連接至特定位線的位單元類型進(jìn)行了優(yōu)化的尺寸，例如，在讀操作期間輸出邏輯I或邏輯O的位單元。針對(duì)連接至位線的位單元類型進(jìn)行了優(yōu)化保持器電路可以降低半導(dǎo)體存儲(chǔ)器的能耗，同時(shí)改進(jìn)了半導(dǎo)體存儲(chǔ)器的工作速度和低功率、VCCmin 操作。圖I示出了經(jīng)過(guò)改進(jìn)的只讀存儲(chǔ)器(“ROM”)陣列100的一個(gè)實(shí)例，該經(jīng)過(guò)改進(jìn)的只讀存儲(chǔ)器陣列包括多個(gè)經(jīng)過(guò)編程O位單元102(即，位單元被配置為在讀操作期間輸出邏輯O)和多個(gè)經(jīng)過(guò)編程的I位單元104(即，當(dāng)讀取時(shí)，位線被配置為輸出邏輯I)。以行數(shù)(η)和列數(shù)(m)配置位單元102和104。位于行中的每個(gè)位單元102、104都連接至字線(“WL”)，并且位于列中的每個(gè)位單元102、104都連接至位線(“BL”)。經(jīng)過(guò)編程的O位單元102可以包括晶體管106，該晶體管具有連接至WL的晶體管的柵極，連接至BL的晶體管的漏極，以及接地的晶體管的源極。經(jīng)過(guò)編程的I位單元104可以包括晶體管108，該晶體管具有連接至WL的晶體管的柵極、連接至BL的晶體管的漏極、以及未連接或者浮置(folating)的晶體管的源極?？梢詫⒚織lBL都連接至位于節(jié)點(diǎn)112處的相應(yīng)保持器電路110。將保持器電路110配置為用于降低位線上的泄漏電流和噪聲，從而避免數(shù)據(jù)損壞。如圖I所示，保持器電路110包括反相器114和晶體管116。反相器114具有連接至BL的反相器的輸入端和連接至晶體管116的柵極的反相器的輸出端。晶體管116具有連接至高壓電源線(例如VDD)的晶體管的源極、和連接至節(jié)點(diǎn)112的晶體管的漏極。當(dāng)從經(jīng)過(guò)編程的O位單元102讀出邏輯O時(shí)，連接至經(jīng)過(guò)編程的O位單元102的柵極的WL保持高電壓，從而將位單元102的晶體管106變換為導(dǎo)電‘導(dǎo)通(on)’狀態(tài)。晶體管106導(dǎo)通導(dǎo)致連接至晶體管106的漏極的BL通過(guò)晶體管106接地(或者VSS)，晶體管106將BL從其預(yù)充電的邏輯I狀態(tài)拉至邏輯O。通過(guò)連接至BL的反相器114將BL上的邏輯O反相，使得將邏輯I被輸出至晶體管116的柵極。當(dāng)位于晶體管116的柵極和源極的電壓為高電壓時(shí)，晶體管116為非導(dǎo)電‘截止(off) ’狀態(tài)。當(dāng)從經(jīng)過(guò)編程的I位單元104讀取邏輯I時(shí)，連接至經(jīng)過(guò)編程的I位單元104的柵極的WL保持高電壓。當(dāng)晶體管108的源極未與電源連接時(shí)，通過(guò)預(yù)充電電路(未示出)將BL預(yù)充電為邏輯1，該BL保持邏輯1，從而使得該充電沒(méi)有接地的路徑。通過(guò)保持器電路110的反相器114將BL上的邏輯I反相，從而使得邏輯O被提供至晶體管116的柵極。由于位于晶體管116的柵極和源極的邏輯O連接至高壓電源線，所以晶體管116被轉(zhuǎn)換為導(dǎo)通狀態(tài)。隨著晶體管116導(dǎo)通，通過(guò)晶體管116將高壓電源線連接至節(jié)點(diǎn)112，從而將位線電壓保持在邏輯I。發(fā)明人發(fā)現(xiàn)通過(guò)基于連接至BL的經(jīng)過(guò)編程的O位單元102和/或經(jīng)過(guò)編程的I位單元104的數(shù)量，調(diào)節(jié)保持器電路110的強(qiáng)度(在一些情況下，該保持器電路的強(qiáng)度可能是晶體管116的相對(duì)尺寸)可以改進(jìn)半導(dǎo)體陣列100的性能和功耗。這些參數(shù)的實(shí)例可以包括但不限于晶體管的柵極或者晶體管的溝道的長(zhǎng)度和/寬度和/或晶體管的電阻。例如，PMOS晶體管116的尺寸可以相反地對(duì)應(yīng)于連接至BL的經(jīng)過(guò)編程的O位單元102的數(shù)量或尺寸。如本領(lǐng)域技術(shù)人員應(yīng)該理解，更小的PMOS晶體管對(duì)應(yīng)于更強(qiáng)的保持器電路110。反之，隨著經(jīng)過(guò)編程的I位單元104的數(shù)量增加，PMOS晶體管116的尺寸,或者PMOS晶體管116的數(shù)量可以增加，從而提供較弱的保持器電路100。例如，當(dāng)BL僅包括經(jīng)過(guò)編程的I位單元104時(shí)，位于保持器電路110中的PMOS晶體管116的尺寸或數(shù)量可以為最大值。本領(lǐng)域技術(shù)人員可以理解，保持器電路110的尺寸基于通過(guò)其要實(shí)現(xiàn)的半導(dǎo)體存儲(chǔ)器陣列的技術(shù)而改變?！D2為設(shè)計(jì)和制造具有經(jīng)過(guò)優(yōu)化的保持器電路的半導(dǎo)體存儲(chǔ)器陣列的改進(jìn)方法200的一個(gè)實(shí)例的流程圖。優(yōu)選地，方法200所制造半導(dǎo)體存儲(chǔ)器具有經(jīng)過(guò)改進(jìn)的速度、VCCmin操作、以及降低了的泄漏電流和功耗?？梢酝ㄟ^(guò)系統(tǒng)，例如圖3中所示出的系統(tǒng)300完全或部分實(shí)施方法200。系統(tǒng)300包括電子設(shè)計(jì)自動(dòng)化(“EDA”)工具310，例如由Synopsys, Inc. of Mountain View, CA出售的“IC COMPILER” ，該電子設(shè)計(jì)自動(dòng)化工具具有布線程序320，例如，也由Synopsys所出售的“ZR0UTE” 。例如，可以使用其他EDA工具310，例如，均由Cadence Design Systems,Inc. of San Jose，CA 出售的 “VIRTUOSO” 用戶設(shè)計(jì)平臺(tái)或者 Cadence “ENCOUNTER” 數(shù)字IC設(shè)計(jì)平臺(tái)連同“VIRTUOSO”芯片裝配布線程序320。EDA工具310為專用計(jì)算機(jī)，該專用計(jì)算機(jī)通過(guò)從非臨時(shí)性機(jī)器或者計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)330、340取回存儲(chǔ)程序指令336并且在通用處理器314上執(zhí)行這些指令形成。處理器314可以為任何中央處理單元(“CPU”)、微處理器、微控制器、或者用于執(zhí)行指令的計(jì)算器件或電路。非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)330、340可以為閃速存儲(chǔ)器、隨機(jī)存取存儲(chǔ)器(“RAM”)、ROM、或者其他存儲(chǔ)介質(zhì)。RAM的實(shí)例包括但不限于靜態(tài)RAM( “SRAM”)和動(dòng)態(tài)RAM( “DRAM”)。ROM包括但不限于可編程R0M( “PR0M”)，電可編程R0M( “EPR0M”)、以及電可擦除可編程R0M( “EEPR0M”)，以上列舉了幾種可能性。系統(tǒng)300可以包括顯示器316和用戶界面或輸入設(shè)備312，例如，鼠標(biāo)、觸摸屏、麥克風(fēng)、軌跡球、鍵盤、或者用戶可以通過(guò)其將設(shè)計(jì)和布局指令輸入系統(tǒng)300的其他設(shè)備。一個(gè)或多個(gè)計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)330、340可以存儲(chǔ)由用戶輸入的數(shù)據(jù)，例如，電路設(shè)計(jì)和單元信息332，該電路設(shè)計(jì)和單元信息包括單元庫(kù)332a、設(shè)計(jì)規(guī)則334、一個(gè)或多個(gè)程序文件336、以及一個(gè)或多個(gè)圖形數(shù)據(jù)系統(tǒng)(“⑶S”)II文件342。EDA工具310還可以包括通信界面318，該通信界面能夠在EDA工具310和外部設(shè)備之間傳輸軟件和數(shù)據(jù)。通信界面318的實(shí)例包括但不限于調(diào)制解調(diào)器、以太網(wǎng)卡、無(wú)線網(wǎng)卡、個(gè)人計(jì)算機(jī)存儲(chǔ)卡國(guó)際協(xié)會(huì)(“PCMCIA”)插槽和卡等?？梢砸孕盘?hào)形式經(jīng)由通信界面318所傳輸?shù)能浖蛿?shù)據(jù)，該軟件和數(shù)據(jù)可以為能夠由通信界面318接收的電子、電磁、或光學(xué)信號(hào)等。可以經(jīng)由通信路徑(例如，信道)將這些信號(hào)提供給通信界面318，可以使用線路、電纜、光纖、電話線、蜂窩鏈路(cellular link)、射頻(“RF”)鏈路以及其他通信信道實(shí)現(xiàn)該通信路徑。布線程序320能夠接收將要包括在電路布局中的多個(gè)單元的標(biāo)識(shí)，該多個(gè)單元的標(biāo)識(shí)包括單元對(duì)的列表332，選自單元庫(kù)332a，位于將要相互連接的多個(gè)單元內(nèi)。可以使用用于各種工藝技術(shù)(例如，大于、小于、或等于32nm的技術(shù))的設(shè)計(jì)規(guī)則334。在一些實(shí)施例中，設(shè)計(jì)規(guī)則334配置布線程序320，從而根據(jù)制造柵格定位連接線和通孔。其他實(shí)施例可以使得布線程序包括在布局中關(guān)閉網(wǎng)格的連接線和/或通孔。再次參考圖2，在框202中接收ROM或其他存儲(chǔ)器代碼。本領(lǐng)域技術(shù)人員應(yīng)該理解，存儲(chǔ)器編碼標(biāo)識(shí)位于存儲(chǔ)陣列100中的經(jīng)過(guò)編程的O位單元102和經(jīng)過(guò)編程的I位單元104的數(shù)量以及位單元102、104將要被定位的行和列。
在框204中，分析存儲(chǔ)器編碼，從而確定將要定位在存儲(chǔ)陣列100的每列中的經(jīng)過(guò)編程的O位單元102和/或經(jīng)過(guò)編程的I位單元104的數(shù)量。在一些實(shí)施例中，例如，可以分析存儲(chǔ)器編碼，從而確定將要連接至每條BL的經(jīng)過(guò)編程的O單元102的數(shù)量。在一些實(shí)施例中，可以分析存儲(chǔ)器編碼，從而確定將要連接至每條BL的經(jīng)過(guò)編程的I單元104的數(shù)量。在框206中，為每條BL選擇保持器單元110。可以基于不同類型的位單元的數(shù)量(例如，將要連接至每條BL的經(jīng)過(guò)編程的O位單元102和/或經(jīng)過(guò)編程的I位單元104)，從存儲(chǔ)在單元庫(kù)332a中的多個(gè)保持器單元中選擇保持器單元110。保持器單元110可以包括多個(gè)不同保持器單元，該多個(gè)不同的保持器單元，其中的每個(gè)保持器單元均針對(duì)連接至BL的位單元類型的具體數(shù)量的位單元類型進(jìn)行了優(yōu)化。本領(lǐng)域技術(shù)人員應(yīng)該理解，可以針對(duì)一種或多種工藝技術(shù)而存在大量單元庫(kù)。在一些實(shí)施例中，單元庫(kù)332a可以包括被配置為用于BL的一個(gè)保持器單元，其中，連接至BL的每個(gè)位單元均為經(jīng)過(guò)編程的O位單元
102;被配置為用于BL的另一個(gè)保持器單元，其中，連接至BL的每個(gè)位單元均為可變成編程I位單元104 ；以及針對(duì)連接至BL的經(jīng)過(guò)編程的O位單元和經(jīng)過(guò)編程的I位單元的每種可能組合的多個(gè)其他保持器單元?？梢酝ㄟ^(guò)迭代過(guò)程設(shè)計(jì)存儲(chǔ)在單元庫(kù)332a中的保持器單元，其中，選擇用于第一條件的初始保持器單元。例如，可以設(shè)計(jì)用于BL的初始保持器電路單元，其中，連接至BL的每個(gè)位單元為用于特定工藝技術(shù)(例如,32nm、28nm、22nm等)的經(jīng)過(guò)編程的O位單元。可以實(shí)施仿真并且可以調(diào)節(jié)保持器單元的尺寸和其他特征，直到用于BL的保持器電路的尺寸被優(yōu)化為提供期望大小的泄漏電流保護(hù)和工作速度，其中，每個(gè)位單元均為經(jīng)過(guò)編程的O位單元。在一些實(shí)施例中，初始保持器電路單元可以為用于每個(gè)位單元連接的BL的保持器電路單元，其中，該位單元為經(jīng)過(guò)編程的I位單元。經(jīng)過(guò)優(yōu)化的保持器單元的電子表示(electronic representation)可以存儲(chǔ)在位于非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)330、340中的單元庫(kù)332a中。還可以設(shè)計(jì)和優(yōu)化用于第一技術(shù)的第二條件的第二保持器單元。第二條件可以為連接至BL的每個(gè)位單元為經(jīng)過(guò)編程的I位單元104的BL?？梢詫?shí)施仿真并且可以調(diào)節(jié)保持器電路的尺寸和其他特征，直到用于BL的保持器電路被優(yōu)化為提供期望大小的泄漏電流保護(hù)和工作速度，其中，每個(gè)位單元為經(jīng)過(guò)編程的I位單元104?？梢詫⒔?jīng)過(guò)優(yōu)化的保持器單元的電子表示存儲(chǔ)在位于非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)330中的單元庫(kù)332a中?？梢詫⒌谝粌?yōu)化位單元和第二優(yōu)化位單元用于確定標(biāo)準(zhǔn)化位單元強(qiáng)度。圖4為標(biāo)準(zhǔn)化保持器強(qiáng)度與每條位線的經(jīng)過(guò)編程的O位單元的數(shù)量的關(guān)系的一個(gè)實(shí)例的曲線圖。如圖4所示，曲線的斜率為線性斜率，從而能夠選取和確定用于其他條件中的每個(gè)的保持器單元的尺寸。例如，可以將保持器單元設(shè)計(jì)為用于BL，將至少一個(gè)經(jīng)過(guò)編程的O位單元102和至少一個(gè)經(jīng)過(guò)編程的I位單元104連接至BL，將至少兩個(gè)經(jīng)過(guò)編程的O位單元102和至少兩個(gè)經(jīng)過(guò)編程的I位單元104連接至BL等?？梢詫⒔?jīng)過(guò)優(yōu)化的保持器電路中每個(gè)都存儲(chǔ)在非臨時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)330、340中的單元332a中。再次參考圖2，在框208中，將具有用于每條BL的優(yōu)化保持器電路110的半導(dǎo)體存儲(chǔ)器陣列的布局存儲(chǔ)在非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)(例如，存儲(chǔ)介質(zhì)330、340)中。本領(lǐng)域技術(shù)人員應(yīng)該理解，可以將該布局存儲(chǔ)為GDSII文件?！ぴ诳?10中，通過(guò)掩模制作設(shè)備(例如，光學(xué)圖案生成器)，使用⑶SII文件242來(lái)生成用于包括經(jīng)過(guò)優(yōu)化的保持器單元110的半導(dǎo)體存儲(chǔ)器陣列的掩模。在框212中，本領(lǐng)域技術(shù)人員應(yīng)該理解，布線程序220可以在半導(dǎo)體晶圓上制造包括經(jīng)過(guò)優(yōu)化的保持器單元110的半導(dǎo)體存儲(chǔ)器陣列。上述方法可以至少部分地以計(jì)算機(jī)實(shí)現(xiàn)程序和用于實(shí)現(xiàn)這些程序的裝置的形式實(shí)現(xiàn)。本發(fā)明還可以至少部分以計(jì)算機(jī)程序代碼的形式實(shí)現(xiàn)，該計(jì)算機(jī)程序代碼包含有形的、非臨時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，例如，RAM、ROM、CD-ROM、DVD-ROM、BD-ROM、硬盤驅(qū)動(dòng)器、閃速存儲(chǔ)器、或者任何其他非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)中，其中，當(dāng)將計(jì)算機(jī)程序代碼裝入計(jì)算機(jī)并且通過(guò)計(jì)算機(jī)執(zhí)行時(shí)，計(jì)算機(jī)成為實(shí)踐該方法的裝置。不管是否將計(jì)算機(jī)程序代碼裝入計(jì)算機(jī)和/或通過(guò)計(jì)算機(jī)執(zhí)行該計(jì)算機(jī)程序代碼，該方法可以至少部分地以計(jì)算機(jī)程序代碼的形式實(shí)現(xiàn)，從而使得當(dāng)將計(jì)算機(jī)程序代碼裝入計(jì)算機(jī)并且通過(guò)該計(jì)算機(jī)執(zhí)行該計(jì)算機(jī)程序代碼時(shí)，計(jì)算機(jī)成為實(shí)施該方法的裝置。當(dāng)在通用處理器上實(shí)現(xiàn)計(jì)算機(jī)程序代碼時(shí)，該計(jì)算機(jī)程序代碼段配置處理器，從而制造專用邏輯電路?？蛇x地，該方法可以至少部分地包含在數(shù)字信號(hào)處理器中，該數(shù)字信號(hào)處理器由用于根據(jù)本發(fā)明所公開(kāi)的原理實(shí)施方法的專用集成電路形成。在一些實(shí)施例中，一種方法包括接收存儲(chǔ)器編碼，該存儲(chǔ)器編碼標(biāo)識(shí)將要存儲(chǔ)在半導(dǎo)體存儲(chǔ)器中的邏輯O和邏輯I的數(shù)量；通過(guò)該存儲(chǔ)器編碼確定將要連接至半導(dǎo)體存儲(chǔ)器的第一位線的第一類型的位單元的數(shù)量；并且基于將要連接至第一位線的第一類型的位單元的數(shù)量從多個(gè)保持器電路中選擇第一保持器電路。半導(dǎo)體存儲(chǔ)器的布局的電子表示存儲(chǔ)在非易失性機(jī)器可讀存儲(chǔ)介質(zhì)中。在一些實(shí)施例中，一種半導(dǎo)體存儲(chǔ)器包括第一位線和第二位線。第一數(shù)量的第一類型的位單元連接至第一位線。第一保持器電路連接至第一位線。第一保持器電路具有基于第一類型的位單元的第一數(shù)量的第一尺寸。第二數(shù)量的第一類型的位單元連接至第二位線。第二保持器電路連接至第二位線?；谖粏卧牡诙?shù)量，第二保持器電路具有第二尺寸。如果位單元的第一數(shù)量和第二數(shù)量不相等，則第一尺寸和第二尺寸不同。在一些實(shí)施例中，通過(guò)程序編碼對(duì)非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)進(jìn)行編碼，其中，當(dāng)通過(guò)處理器執(zhí)行程序編碼時(shí)，處理器實(shí)施一種方法。該方法包括接收存儲(chǔ)器編碼，該存儲(chǔ)器編碼標(biāo)識(shí)將要存儲(chǔ)在半導(dǎo)體存儲(chǔ)器中的邏輯O和邏輯I的數(shù)量；通過(guò)存儲(chǔ)器編碼確定將要連接至半導(dǎo)體存儲(chǔ)器的第一位線的第一類型的位單元的數(shù)量；并且基于將要連接至第一位 線的第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第一保持器電路。盡管已經(jīng)根據(jù)示例性實(shí)施例描述了本發(fā)明，但是本發(fā)明不僅限于此。更確切地說(shuō)，在不背離本發(fā)明的等同物的領(lǐng)域和范圍(scope and range)的情況下,所附權(quán)利要求應(yīng)該大體上被理解為包括可以由本領(lǐng)域技術(shù)人員制造的本發(fā)明的變型例和實(shí)施例。
權(quán)利要求
1.一種方法，包括 接收存儲(chǔ)器編碼，所述存儲(chǔ)器編碼標(biāo)識(shí)將要存儲(chǔ)在半導(dǎo)體存儲(chǔ)器中的邏輯O和邏輯I的數(shù)量； 通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的第一位線的第一類型的位單元的數(shù)量； 基于將要連接至所述第一位線的所述第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第一保持器電路；以及 將所述半導(dǎo)體存儲(chǔ)器的布局的電子表示存儲(chǔ)在非易失性機(jī)器可讀存儲(chǔ)介質(zhì)中。
2.根據(jù)權(quán)利要求I所述的方法，進(jìn)一步包括 通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的第二位線的所述第一類型的位單元的數(shù)量；以及 基于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第二保持器電路，其中，所述第二保持器電路與所述第一保持器電路不同，并且 其中，所述第一類型的位單元為被編程為在讀操作期間輸出邏輯O的位單元，將要連接至所述第一位線的所述第一類型的位單元的數(shù)量大于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，并且，將要連接至所述第一位線的保持器的尺寸小于將要連接至所述第二位線的保持器的尺寸。
3.根據(jù)權(quán)利要求I所述的方法，進(jìn)一步包括 通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的多條位線中的每一條的所述第一類型的位單元的數(shù)量；以及 基于將要連接至每條相應(yīng)的所述位線的所述第一類型的位單元的數(shù)量選擇所述多條位線中的每一條的保持器電路，其中，選擇至少兩種不同類型的保持器電路。
4.根據(jù)權(quán)利要求I所述的方法，進(jìn)一步包括 基于所述布局制造所述半導(dǎo)體存儲(chǔ)器的掩模；以及 使用所述掩模制造所述半導(dǎo)體存儲(chǔ)器。
5.—種半導(dǎo)體存儲(chǔ)器,包括 第一位線和第二位線； 第一數(shù)量的第一類型的位單元，連接至所述第一位線； 第一保持器電路，連接至所述第一位線，基于所述第一類型的位單元的所述第一數(shù)量，所述第一保持器電路具有第一尺寸； 第二數(shù)量的所述第一類型的位單元，連接至所述第二位線；以及第二保持器電路，連接至所述第二位線，基于所述第一類型的位單元的所述第二數(shù)量，所述第二保持器電路具有第二尺寸， 其中，所述第一尺寸與所述第二尺寸不同。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器，進(jìn)一步包括第二數(shù)量的第二類型的位單元，連接至所述第一位線。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器，其中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯O，所述第二類型的位單元被配置為在讀操作期間輸出邏輯I。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器，其中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯1，所述第二類型的位單元被配置為在讀操作期間輸出邏輯O。
9.一種通過(guò)程序編碼進(jìn)行編碼的非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)，其中，當(dāng)通過(guò)處理器執(zhí)行所述程序編碼時(shí)，所述處理器實(shí)施一種方法，所述方法包括 接收存儲(chǔ)器編碼，所述存儲(chǔ)器編碼標(biāo)識(shí)將要存儲(chǔ)在半導(dǎo)體存儲(chǔ)器中的邏輯O和邏輯I的數(shù)量； 通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的第一位線的第一類型的位單元的數(shù)量；以及 基于將要連接至所述第一位線的所述第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第一保持器電路。
10.根據(jù)權(quán)利要求9所述的非臨時(shí)性機(jī)器可讀存儲(chǔ)介質(zhì)，其中，所述方法包括 通過(guò)所述存儲(chǔ)器編碼確定將要連接至所述半導(dǎo)體存儲(chǔ)器的第二位線的所述第一類型的位單元的數(shù)量；以及 基于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第二保持器電路，并且 其中，所述第一類型的位單元為被編程為在讀操作期間輸出邏輯O的位單元，將要連接至所述第一位線的所述第一類型的位單元的數(shù)量大于將要連接至所述第二位線的所述第一類型的位單元的數(shù)量，將要連接至所述第一位線的保持器的尺寸小于將要連接至所述第二位線的保持器的尺寸。
全文摘要
一種方法，包括接收存儲(chǔ)器編碼，該存儲(chǔ)器編碼標(biāo)識(shí)將要存儲(chǔ)在半導(dǎo)體存儲(chǔ)器中的邏輯0和邏輯1的數(shù)量；通過(guò)存儲(chǔ)器編碼確定將要連接至半導(dǎo)體存儲(chǔ)器的第一位線的第一類型的位單元的數(shù)量；以及基于將要連接至第一位線的第一類型的位單元的數(shù)量，從多個(gè)保持器電路中選擇第一保持器電路。半導(dǎo)體存儲(chǔ)器的布局的電子表示存儲(chǔ)在非易失性機(jī)器可讀存儲(chǔ)介質(zhì)中。本發(fā)明還提供了一種用于半導(dǎo)體存儲(chǔ)器的可編程保持器。
文檔編號(hào)G11C7/12GK102903383SQ201210008160
公開(kāi)日2013年1月30日 申請(qǐng)日期2012年1月10日 優(yōu)先權(quán)日2011年7月28日
發(fā)明者劉逸群 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司