專利名稱：半導(dǎo)體裝置及其加速抹除驗證程序的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，更特別的是關(guān)于一種可加速抹除驗證程序的半導(dǎo)體
>J-U裝直。
背景技術(shù)：
在閃存裝置中，驗證操作是必要的，以確認(rèn)電荷是通過程序化操作而適當(dāng)?shù)厣淙胫羶?nèi)存單元中。如果驗證操作發(fā)生失敗，則會重復(fù)地進(jìn)行程序化操作及驗證操作，直到驗證操作的結(jié)果成功或滿足特殊條件(例如:重復(fù)100次仍失敗時)為止。在抹除操作中，驗證操作類似地進(jìn)行以確認(rèn)從內(nèi)存單元適當(dāng)?shù)匾瞥姾伞Ｄǔ炞C通常是先對位線預(yù)充電至一電壓位準(zhǔn)，被抹除的存儲單元則會對位線放電，連接至位線底端的頁緩沖器則會驗證位線的放電與否。若所選擇的被抹除存儲單元連接的位線皆被放電完成，則頁緩沖器會輸出驗證通過的信號。然而，一旦內(nèi)存單元中因工藝上的缺陷或其它失敗造成位線毀損斷連時，雖然位線已毀損的存儲單元會被冗余(redundancy)存儲單元取代,但抹除驗證指令ERV卻仍是會對毀損的位線進(jìn)行驗證程序，并經(jīng)過一定時間的重復(fù)失敗后才會停止驗證程序，因而導(dǎo)致了過長的抹除驗證時間。

發(fā)明內(nèi)容
本發(fā)明的一目的在于可略過毀損位線進(jìn)而減少抹除驗證時間。為達(dá)上述目的及其它目的，本發(fā)明提出一種可解決毀損位線驗證問題的半導(dǎo)體裝置，其包含一頁緩沖器及內(nèi)含多條位線的一存儲單元陣列，該等位線接收一抹除驗證指令，更包含:一抹除驗證修正單元，連接于該等位線與該頁緩沖器之間，該抹除驗證修正單元具有對應(yīng)地連接該等位線的多個接地開關(guān)，該等接地開關(guān)被設(shè)定為在接收該抹除驗證指令時始使該等位線中已毀損的位線連接至接地電壓。為達(dá)上述目的及其它目的，本發(fā)明又提出一種解決毀損位線驗證問題的半導(dǎo)體裝置的抹除驗證程序的方法，該半導(dǎo)體裝置包含一頁緩沖器及內(nèi)含多條位線的一存儲單元陣列，該方法包含:取得該存儲單元陣列中已毀損的位線的地址；將一抹除驗證修正單元連接于該等位線與該頁緩沖器之間，并使該抹除驗證修正單元中的多個接地開關(guān)對應(yīng)地連接該等位線；及根據(jù)已毀損位線的該地址，設(shè)定該等接地開關(guān)，以于該抹除驗證修正單元接收到一抹除驗證指令時，使連接至已毀損的位線的接地開關(guān)連接至接地電壓。在一實施例中，該等接地開關(guān)被設(shè)定為在接收該抹除驗證指令時，其余未毀損的位線亦連接至該接地電壓。在一實施例中，在該抹除驗證修正單元接收到該抹除驗證指令時,使連接至其余位線的接地開關(guān)亦連接至接地電壓。藉此，本發(fā)明通過對已毀損位線的特別線路安排，使得在抹除驗證程序進(jìn)行時，抹除驗證修正單元即可同時輸出一預(yù)定電壓信號至頁緩沖器中，使得該頁緩沖器會認(rèn)為該已毀損位線已通過抹除驗證，進(jìn)而可避免毀損位線所導(dǎo)致的驗證失敗及過長的抹除驗證時間。


此處所說明的附圖用來提供對本發(fā)明的進(jìn)一步理解，構(gòu)成本申請的一部分，并不構(gòu)成對本發(fā)明的限定。在附圖中:圖1為本發(fā)明實施例中的半導(dǎo)體裝置的NAND閃存裝置的電路方塊圖。圖2為本發(fā)明實施例中加速半導(dǎo)體裝置的NAND閃存裝置的抹除驗證程序的方法流程圖。附圖標(biāo)號:100存儲單元陣列200頁緩沖器300抹除驗證修正單元400NAND 串BA毀損區(qū)域BLO 2 位線ERV抹除驗 證指令MC內(nèi)存單元SSL串選擇線GSL地選擇線GSff接地開關(guān)STl串選擇晶體管ST2地選擇晶體管SI S3 步驟WLO 3 字符線
具體實施例方式為充分了解本發(fā)明的目的、特征及功效，茲通過下述具體的實施例，并配合所附的圖式，對本發(fā)明做一詳細(xì)說明，說明如后。首先請參閱圖1，為本發(fā)明實施例中的半導(dǎo)體裝置中的NAND閃存裝置在抹除驗證狀態(tài)時的電路方塊圖。本發(fā)明以NAND閃存裝置作為示例，其他種類的半導(dǎo)體裝置，如:晶體管等半導(dǎo)體裝置，皆可適用本發(fā)明實施例提出的裝置結(jié)構(gòu)或方法。圖1的存儲單元陣列100是以三個NAND串為示例，在此示例中，每一 NAND串400包括一串選擇晶體管ST1、一地選擇晶體管ST2、及三個內(nèi)存單元MC。該存儲單元陣列100包含串接于一位線(BLO、BLl或BL2)及一地選擇線GSL(ground select line)之間的多個存儲單元MC。其中，與位線(BL0、BL1或BL2)、串選擇晶體管STl及地選擇晶體管ST2相串接的存儲單元MC被稱為一 NAND串400。該串選擇晶體管STl及該地選擇晶體管ST2用以選定用來進(jìn)行操作的存儲單元MC，而串選擇晶體管STl 的導(dǎo)通(turn on)或關(guān)閉(turn off)則由一串選擇線 SSL (string select line)的狀態(tài)所決定。該串選擇晶體管STl被選擇性地切換以耦合相關(guān)的存儲單元串及位線。該地選擇晶體管ST2則被選擇性地切換來控制每一 NAND串400與一共源線(common sourceline,圖未示)之間的電連接。存儲單元陣列100可包含多個串聯(lián)在一起且通過SSL/GSL選擇線來選擇的存儲單元MC。抹除程序會對所選擇的存儲單元MC進(jìn)行抹除而使其為負(fù)電壓。因此，只要存儲單元串的電壓夠低(例如:接地電壓)，所選擇的位線就可通過所選擇的存儲單元串來放電。如圖1所示，一條位線與一NAND串400是組成存儲單元陣列100的一行(column)。字符線(WL0、WL1、&WL2)則為該存儲單元陣列100的列(row)。每一字符線連接每一列中的每一內(nèi)存單元MC的控制柵極。當(dāng)存儲單元陣列100中的NAND串400所連接的位線毀損時，如圖1所示的毀損區(qū)域BA，抹除指令雖使每一串NAND串400連接至接地電壓，然而，位線毀損的NAND串將無法對位線上具有的電壓進(jìn)行放電，進(jìn)而無法將位線放電至接地電壓，該頁緩沖器200即以位線是否被放電來判斷抹除驗證是否通過。如此，在現(xiàn)有技術(shù)下，頁緩沖器200將無法送出ERV的通過(pass)信號(即該緩沖器200已收到NAND串的接地電壓信號)，驗證程序即會在毀損的位線反復(fù)地進(jìn)行驗證?；诖?，本發(fā)明在實施例中更增加一抹除驗證修正單元300，其為一硬件區(qū)塊，內(nèi)包含有多個接地開關(guān)GSW，該等接地開關(guān)作用如一邏輯柵。由于內(nèi)存陣列中的每一行在制作完成時皆會進(jìn)行內(nèi)存單元中行的功能測試，并在內(nèi)存單元中的行發(fā)生錯誤或毀損時以冗余存儲單元中的行取代，毀損的內(nèi)存單元中的行的地址因而可被輕易取得。因此，本實施例即以制作完成時所取得的錯誤或內(nèi)存單元毀損行的地址為基礎(chǔ)，進(jìn)行抹除驗證的修正。該抹除驗證修正單元300連接于該等位線(BL0、BL1、BL2)與該頁緩沖器200之間，且每一位線系對應(yīng)地連接一接地開關(guān)GSW。該等接地開關(guān)GSW以錯誤或內(nèi)存單元毀損行地址為基礎(chǔ)被設(shè)定為于接收該抹除驗證指令ERV時，才會使已毀損的位線對應(yīng)的接地開關(guān)GSW連接至接地電壓。進(jìn)而使得該頁緩沖器200會認(rèn)為該已毀損的位線已通過抹除驗證，進(jìn)而可大幅減少現(xiàn)有技術(shù)下所耗用的重復(fù)驗證時間。其余正常的位線因為可在抹除驗證期間被正常地放電，因此可不用對連接至正常位線的接地開關(guān)GSW進(jìn)行特殊的修正設(shè)定。然而，在一實施例中，亦可將連接至正常位線的接地開關(guān)GSW，設(shè)定為在接收該抹除驗證指令ERV時，使對應(yīng)的接地開關(guān)GSW連接至接地電壓。前述的該抹除驗證修正單元300及該等接地開關(guān)GSW的功能可通過各種邏輯柵或其它等效組件輕易達(dá)成前述的功能動作，其是所屬技術(shù)領(lǐng)域中具通常知識者所能輕易完成，故于此不在贅述抹除驗證修正單元300中的各邏輯操作數(shù)件的配置。接著請參閱圖2，為本發(fā)明實施例中加速半導(dǎo)體裝置中的NAND閃存裝置的抹除驗證程序的方法流程圖。半導(dǎo)體裝置包含一頁緩沖器及內(nèi)含多條位線的一存儲單元陣列，解決毀損位線驗證問題的方法包含:(SI)取得該存儲單元陣列中已毀損的位線的地址；(S2)將一抹除驗證修正單元連接于該等位線與該頁緩沖器之間，并使該抹除驗證修正單元中的多個接地開關(guān)對應(yīng)地連接該等位線；
(S3)根據(jù)該地址，設(shè)定該等接地開關(guān)，以在該抹除驗證修正單元接收到一抹除驗證指令時，使連接至已毀損的位線的接地開關(guān)連接至接地電壓。本發(fā)明實施例是以一條毀損的位線為示例，實際實施時可根據(jù)內(nèi)存陣列的位線毀損情況選用不同驅(qū)動能力的抹除驗證修正單元，舉例來說:當(dāng)內(nèi)存陣列具有對應(yīng)50串NAND的50條毀損的位線時，抹除驗證修正單元必須串接于50條位線與至少一頁緩沖器之間，且該抹除驗證修正單元亦必須有能力分別提供50組預(yù)設(shè)電壓信號至該至少一頁緩沖器中。綜上所述，本發(fā)明通過對已毀損位線的特別線路安排，使得在抹除驗證程序進(jìn)行時，抹除驗證修正單元即可同時輸出一預(yù)定電壓信號至頁緩沖器中，使得該頁緩沖器會認(rèn)為該已毀損位線已通過抹除驗證，進(jìn)而大幅節(jié)省了現(xiàn)有技術(shù)下所耗用的重復(fù)驗證時間。本發(fā)明在上文中已以較佳實施例揭露，然本領(lǐng)域技術(shù)人員應(yīng)理解的是，該實施例僅用于描繪本發(fā)明，而不應(yīng)解讀為限制本發(fā)明的范圍。應(yīng)注意的是，舉凡與該實施例等效的變化與置換，均應(yīng)設(shè)為涵蓋于本發(fā)明的范疇內(nèi)。因此，本發(fā)明的保護(hù)范圍當(dāng)以申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種可加速抹除驗證程序的半導(dǎo)體裝置，包含一頁緩沖器及內(nèi)含多條位線的一存儲單元陣列，所述多條位線接收一抹除驗證指令，其特征在于，更包含: 一抹除驗證修正單元，連接于所述位線與所述頁緩沖器之間，所述抹除驗證修正單元具有對應(yīng)地連接所述位線的多個接地開關(guān)，所述接地開關(guān)被設(shè)定為在接收所述抹除驗證指令時使所述位線中已毀損的位線連接至接地電壓。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述接地開關(guān)被設(shè)定為在接收該抹除驗證指令時，其余未毀損的位線亦連接至所述接地電壓。
3.一種加速半導(dǎo)體裝置的抹除驗證程序的方法，其特征在于，所述半導(dǎo)體裝置包含一頁緩沖器及內(nèi)含多條位線的一存儲單元陣列，所述方法包含: 取得所述存儲單元陣列中已毀損的位線的地址； 將一抹除驗證修正單元連接于所述位線與所述頁緩沖器之間，并使所述抹除驗證修正單元中的多個接地開關(guān)對應(yīng)地連接所述位線；及 根據(jù)所述地址，設(shè)定所述接地開關(guān)，以在所述抹除驗證修正單元接收到一抹除驗證指令時，使連接至已毀損的位線的接地開關(guān)連接至接地電壓。
4.如權(quán)利要求3所述的方法，其特征在于，在所述抹除驗證修正單元接收到所述抹除驗證指令時，使連接至其余位線的接地開關(guān)亦連接至接地電壓。
全文摘要
本發(fā)明公開了一種半導(dǎo)體裝置及其加速抹除驗證程序的方法，其是將一抹除驗證修正單元連接于半導(dǎo)體裝置中已毀損的位線與一頁緩沖器之間，通過對已毀損位線的特別線路安排，使得在抹除驗證程序進(jìn)行時，抹除驗證修正單元中的接地開關(guān)可將已毀損的位線連接至一接地電壓，使得該頁緩沖器可接收到該接地電壓進(jìn)而認(rèn)為該已毀損位線已通過抹除驗證，進(jìn)而大幅節(jié)省了現(xiàn)有技術(shù)下所耗用的重復(fù)驗證時間。
文檔編號G11C7/12GK103198853SQ20121000612
公開日2013年7月10日 申請日期2012年1月10日 優(yōu)先權(quán)日2012年1月10日
發(fā)明者陳敦仁 申請人:宜揚科技股份有限公司