專利名稱：差分rom的制作方法
技術(shù)領(lǐng)域：
所披露的系統(tǒng)和方法涉及集成電路存儲(chǔ)器。更特別地，所披露的系統(tǒng)和方法涉及差分(differential)只讀存儲(chǔ)器。
背景技術(shù)：
只讀存儲(chǔ)器(“ROM”)包括以行和列設(shè)置以形成陣列的多個(gè)單元。傳統(tǒng)ROM單元是單端的，并且包括連接至用于讀取和將數(shù)據(jù)的位寫(xiě)入到存儲(chǔ)器單元中的位線和字線的多個(gè)晶體管。然而，這些傳統(tǒng)單端ROM具有高面積和功率損失，并且由于在位線上的大負(fù)載導(dǎo)致速度降低。另外，ROM的VCCmin性能受到保持器電路(其被實(shí)現(xiàn)用于在讀取操作期間進(jìn)行協(xié)助)的設(shè)計(jì)和實(shí)現(xiàn)的限制
發(fā)明內(nèi)容
·根據(jù)本發(fā)明的一方面，提供一種差分只讀存儲(chǔ)器陣列，包括差分讀出放大器，連接至第一位線和第二位線；以及第一位單元，連接至第一字線以及所述第一位線和所述第二位線，所述至少一個(gè)位單元包括第一晶體管，具有連接至所述第一字線的柵極、連接至所述第一位線的漏極、以及連接至第一電源線的源極；以及第二晶體管，具有連接至所述第一字線的柵極，其中，所述第二晶體管的源極和漏極均連接至所述第二位線，或者均不連接至所述第二位線。優(yōu)選地，所述第二晶體管的源極和漏極連接在一起并且連接至所述第二位線。優(yōu)選地，該差分只讀存儲(chǔ)器陣列進(jìn)一步包括第二位單元，連接至所述第一字線以及第三位線和第四位線，所述第二位單元包括第三晶體管，具有連接至所述第一字線的柵極、連接至所述第三位線的漏極、以及連接至所述第一電源線的源極；以及第四晶體管，具有連接至所述第一字線的柵極和連接至所述第四位線的漏極和源極。優(yōu)選地，該差分只讀存儲(chǔ)器陣列進(jìn)一步包括第二位單元，連接至第二字線以及所述第一位線和所述第二位線，所述第二位單元包括第三晶體管，具有連接至所述第二字線的柵極、連接至所述第一位線的漏極、以及連接至所述第一電源線的源極；以及第四晶體管，具有連接至所述第二字線的柵極和連接至所述第二位線的漏極和源極。優(yōu)選地，該差分只讀存儲(chǔ)器陣列進(jìn)一步包括第二位單元，連接至第二字線以及所述第三位線和所述第四位線，所述第二位單元包括第三晶體管，具有連接至所述第二字線的柵極和連接至所述第一位線的源極和漏極；以及第四晶體管，具有連接至所述第二字線的柵極、連接至所述第二位線的漏極、以及連接至所述第一電源線的源極。優(yōu)選地，所述第二晶體管的漏極和源極與所述第一和第二字線斷開(kāi)。優(yōu)選地，該差分只讀存儲(chǔ)器陣列進(jìn)一步包括第二位單元，連接至所述第一字線并且設(shè)置在第二位線和第三位線之間，所述第二位單元包括第三晶體管，具有連接至所述第一字線的柵極、連接至所述第三位線的漏極、以及連接至所述第一電源線的源極；以及第四晶體管，具有連接至所述第一字線的柵極和不連接至所述第四位線的漏極和源極。
優(yōu)選地，該差分只讀存儲(chǔ)器陣列進(jìn)一步包括第二位單元，連接至第二字線并且設(shè)置在所述第一位線和所述第二位線之間，所述第二位單元包括第三晶體管，具有連接至所述第二字線的柵極、連接至所述第一位線的漏極、以及連接至所述第一電源線的源極；以及第四晶體管，具有連接至所述第二字線的柵極和不連接至所述第二位線的漏極和源極。 優(yōu)選地，該差分只讀存儲(chǔ)器陣列進(jìn)一步包括第二位單元，連接至第二字線并且設(shè)置在所述第一位線和的所述第二位線之間，所述第二位單元包括第三晶體管，具有連接至所述第二字線的柵極和不連接至所述第一位線的漏極和源極；以及第四晶體管，具有連接至所述第二字線的柵極、連接至所述第二位線的漏極、以及連接至所述第一電源線的源極。根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體存儲(chǔ)器，包括多個(gè)差分讀出放大器，每個(gè)均連接至各自位線對(duì)；以及多個(gè)差分只讀位單元，布置成多行和多列，多行中的每行都與各自字線相關(guān)，并且多列中的每列都與各自位線對(duì)相關(guān)，其中，第一位單元設(shè)置在第一行中，并且包括第一晶體管，具有連接至第一字線的柵極、連接至第一電源的源極、以及連接至所述第一位線的漏極；以及第二晶體管，具有連接至所述第一字線的柵極以及源極和漏 極，所述源極和所述漏極均連接至所述第二位線，或者均不連接至所述第二位線。優(yōu)選地，所述第一位單元被配置成將邏輯零輸出至所述第一位線，并且所述第二晶體管的所述源極和所述漏極均連接至所述第二位線。優(yōu)選地，所述第一行包括第二位單元，所述第二位單元包括第三晶體管，具有連接至所述第一字線的柵極、連接至所述第一電源的源極、以及連接至所述第三位線的漏極；以及第四晶體管，具有連接至所述第一字線的柵極和連接至第四位線的源極和漏極。優(yōu)選地，所述第一位單元和第二位單元設(shè)置在第一列中，所述第二位單元被配置成在讀取操作期間將邏輯零輸出至所述第一位線，并且包括第三晶體管，具有連接至第二字線的柵極、連接至所述第一電源的源極、以及連接至所述第一位線的漏極；以及第四晶體管，具有連接至所述第二字線的柵極和連接至所述第二位線的源極和漏極。優(yōu)選地，所述第一位單元和所述第二位單元設(shè)置在第一列中，所述第二位單元被配置成在讀取操作期間將邏輯一輸出至所述第一位線，并且包括第三晶體管，具有連接至第二字線的柵極和連接至所述第一位線的源極和漏極；以及第四晶體管，具有連接至所述第二字線的柵極、連接至所述第一電源的源極、以及連接至第二位線的漏極。優(yōu)選地，所述第一位單元被配置成將邏輯零輸出至第一位線，并且所述源極和所述漏極不連接至所述第二位線。優(yōu)選地，所述第一行包括設(shè)置在第三位線和第四位線之間的第二位單元，所述第二位單元包括第三晶體管，具有連接至所述第一字線的柵極、連接至所述第一電源的源極、以及連接至所述第三位線的漏極；以及第四晶體管，具有連接至所述第一字線的柵極和不連接至第四位線的源極和漏極。優(yōu)選地，所述第一位單元和第二位單元設(shè)置在第一列中，所述第二位單元被配置成在讀取操作期間將邏輯一輸出至所述第一位線，并且包括第三晶體管，具有連接至第二字線的柵極、連接至所述第一電源的源極、以及連接至所述第二位線的漏極；以及第四晶體管，具有連接至所述第二字線的柵極和不連接至所述第二位線的源極和漏極。優(yōu)選地，所述第一位單元和第二位單元設(shè)置在第一列中，所述第二位單元被配置成在讀取操作期間將邏輯零輸出至所述第一位線，并且包括第三晶體管，具有連接至第二字線的柵極、連接至所述第一電源的源極、以及連接至所述第一位線的漏極；以及第四晶體管，具有連接至所述第二字線的柵極和不連接至所述第二位線的源極和漏極。優(yōu)選地，所述第一位單元被配置成將邏輯一輸出至第一位線，所述第二晶體管的所述源極和所述漏極連接至所述第一位線。優(yōu)選地，所述第一位單元被配置成將邏輯一輸出至所述第一位線，并且所述第二晶體管的所述源極和所述漏極不連接至所述第一位線。


圖I示出包括多個(gè)編程零位單元和編程一位單元的差分ROM陣列的一個(gè)實(shí)例。圖2示出根據(jù)圖I中所示的差分ROM陣列的讀出放大器的一個(gè)實(shí)例。圖3A是根據(jù)圖I中所示的差分ROM陣列的從編程零位單元讀取邏輯零的方法的·一個(gè)實(shí)例的流程圖。圖3B是根據(jù)圖I中所示的差分ROM陣列的從編程一位單元讀取邏輯一的方法的一個(gè)實(shí)例的流程圖。圖4示出包括多個(gè)編程零位單元和編程一位單元的差分ROM陣列的另一實(shí)例。圖5示出根據(jù)圖4中所示的差分ROM陣列的讀出放大器的一個(gè)實(shí)例。圖6A是根據(jù)圖4中所示的差分ROM陣列的從編程零位單元讀取邏輯零的方法的一個(gè)實(shí)例的流程圖。圖6B是根據(jù)圖4中所示的差分ROM陣列的從編程一位單元讀取邏輯一的方法的一個(gè)實(shí)例的流程圖。圖7示出包括多個(gè)編程零位單元和編程一位單元的差分ROM陣列的另一實(shí)例。
具體實(shí)施例方式圖I示出改進(jìn)的只讀存儲(chǔ)器(“ROM”)陣列100A的一個(gè)實(shí)例。如圖I中所示，ROM陣列100可以包括布置成多行η和多列m的多個(gè)差分編程零單元102和多個(gè)差分編程一單元104。行中的每個(gè)位單元102、104均連接至字線(“WL”)，并且列中的每個(gè)位單元102、104均連接至差分位線對(duì)BL和BLB。至少一個(gè)差分讀出放大器(“SA”)106連接于每個(gè)差分位線對(duì)BL和BLB之間，用于提高讀取存儲(chǔ)在位單元102、104中的數(shù)據(jù)的位的速度。編程零位單元102(即，當(dāng)讀取時(shí)輸出邏輯零的位單元)包括具有接地的源極、連接至差分位線(即，BL)之一的漏極、以及連接至WL的柵極的第一晶體管108。第二晶體管110具有連接至WL的柵極和連接至另一互補(bǔ)位線(即，BLB)的漏極和源極。編程一位單元104(即，當(dāng)讀取時(shí)輸出邏輯一的位單元)還包括一對(duì)晶體管112、114。晶體管112具有連接至WL的柵極和連接至互補(bǔ)位線(即，BL)之一的源極和漏極。晶體管114具有連接至WL的柵極、接地或連接至低壓電源線的源極、以及連接至另一互補(bǔ)位線BLB的漏極。與傳統(tǒng)單端位線相比，將晶體管110的源極和漏極直接連接至編程一晶體管110的BL并且將晶體管108的源極和漏極直接連接至BLB有利地減小了噪聲敏感度。雖然晶體管108、110、112和114被示出為NMOS晶體管，但是本領(lǐng)域技術(shù)人員將明白，位單元102和104可以通過(guò)使WL反向，使用PMOS晶體管實(shí)現(xiàn)。圖2示出讀出放大器106的一個(gè)實(shí)例。如圖中的106所示，SA 106包括在互補(bǔ)位線BL和BLB之間連接的一對(duì)交叉連接逆變器(inverter，也稱倒相器)116、118。逆變器116包括串聯(lián)連接在一起的PMOS晶體管120和NMOS晶體管122。PMOS晶體管120具有連接至節(jié)點(diǎn)124的源極、連接至節(jié)點(diǎn)126的漏極、以及連接至節(jié)點(diǎn)128的柵極。晶體管122具有連接至節(jié)點(diǎn)130的源極、連接至節(jié)點(diǎn)126的漏極、以及連接至節(jié)點(diǎn)128的柵極。節(jié)點(diǎn)128用作逆變器116的輸入，并且連接至互補(bǔ)位線BLB。節(jié)點(diǎn)126用作逆變器116的輸出，并且連接至互補(bǔ)位線BL。逆變器118包括PMOS晶體管132和NMOS晶體管134。PMOS晶體管132具有連接至節(jié)點(diǎn)124的源極、連接至節(jié)點(diǎn)128的漏極、以及連接至節(jié)點(diǎn)126的柵極。NMOS晶體管134具有連接至節(jié)點(diǎn)130的源極、連接至節(jié)點(diǎn)128的漏極、以及連接至節(jié)點(diǎn)126的柵極。節(jié)點(diǎn)128用作逆變器118的輸出，并且連接至互補(bǔ)位線BLB，并且節(jié)點(diǎn)126用作逆變器118的輸入，并且連接至互補(bǔ)位線BL。節(jié)點(diǎn)124可以直接連接至高壓電源或圖2中所示的PMOS晶體管136的漏極。PMOS晶體管136具有連接至高壓電源的源極，并且其柵極被配置成接收感應(yīng)使能控制信號(hào)SEB。高壓電源可以具有設(shè)置在VDD的電壓，或者其可以設(shè)置在具有比VDD的電壓電平更高的電 壓電平的升高壓處。節(jié)點(diǎn)130可以直接連接至低壓電源，或者節(jié)點(diǎn)130可以連接至圖2中所示的NMOS晶體管138的漏極。晶體管138具有連接至低壓電源的源極，并且其柵極被配置成接收感應(yīng)使能控制信號(hào)SE。本領(lǐng)域技術(shù)人員將理解，感應(yīng)使能控制信號(hào)SE和SEB可以相互為反向。低壓電源可以被設(shè)置為接地、VSS、或具有負(fù)電壓或者低于地或VSS的電壓電平的電壓電平的電壓。參考圖3A描述從編程零位單元102讀取邏輯零，其中，圖3A是根據(jù)圖I中所示的ROM陣列100的用于從差分ROM位單元讀取邏輯零的方法300的一個(gè)實(shí)例的流程圖。在框302，互補(bǔ)位線BL和BLB通過(guò)預(yù)充電電路(未示出)被充電至預(yù)充電電壓Vrc。在一些實(shí)施例中，Vrc的電壓電平可以約等于差分ROM陣列100的電源電壓VDD。然而，本領(lǐng)域技術(shù)人員將理解，Vrc具有相對(duì)于電源電壓VDD和VSS的其他電壓電平，例如，約為1/2VDD，等于VSS
坐寸ο在框304，互補(bǔ)位線BL和BLB與預(yù)充電電壓Vrc斷開(kāi)，使得BL和BLB可以暫時(shí)浮置(floating)。WL在框306被激活，以選擇一行位單元102和104，在框308中，數(shù)據(jù)被讀取的單元中列中的讀出放大器106被激活。本領(lǐng)域技術(shù)人員將理解，框304、306和308可以以非連續(xù)順序被執(zhí)行(即，框308可以在框306之前被執(zhí)行)，或者可以與另一個(gè)同時(shí)執(zhí)行。當(dāng)WL被證實(shí)為高(用于包括NMOS晶體管的位單元)時(shí)，由于其柵極-源極電壓Ves大于其閾值電壓Vtici8,導(dǎo)致晶體管108處于導(dǎo)電的(current-conducting) “導(dǎo)通”狀態(tài)。當(dāng)電流流過(guò)晶體管108，晶體管108導(dǎo)通時(shí)，BL被拉至地或者低壓電平。由于由晶體管110的源極和漏極連接在一起并且連接至BLB，導(dǎo)致BLB上的電荷不具有到地的路徑，BLB的電壓保持在邏輯一。另外，還通過(guò)連續(xù)將由晶體管110形成的電容器充電至邏輯一，被充電至邏輯一的WL還使BLB保持在邏輯一。讀出放大器106幫助增加BLB上的電壓，同時(shí)減小BL上的電壓。例如，讀出放大器可以通過(guò)在晶體管138的柵極接收邏輯一(即，SE是高壓)并且在晶體管136的柵極接收邏輯零(即，SEB是低壓)被激活。晶體管138的柵極處的高壓使晶體管138導(dǎo)通，這導(dǎo)致節(jié)點(diǎn)130被下拉，并且在晶體管136的柵極處的低壓使晶體管136斷開(kāi)，這導(dǎo)致節(jié)點(diǎn)124被上拉。當(dāng)BL通過(guò)晶體管108被拉低時(shí)，在晶體管118的輸入(B卩，節(jié)點(diǎn)126)處接收低壓，這使得由于它們各自的源極連接至低壓電源和高壓電源而導(dǎo)致的晶體管134斷開(kāi)和晶體管132導(dǎo)通。當(dāng)晶體管132導(dǎo)通并且晶體管134斷開(kāi)以幫助互補(bǔ)位線BLB被拉高時(shí)，高壓電源的電壓在節(jié)點(diǎn)128處發(fā)展(develop),其中，節(jié)點(diǎn)128連接至互補(bǔ)位線BLB。由于晶體管122和120的柵極連接至高壓并且它們各自的源極連接至低壓電源和高壓電源，導(dǎo)致節(jié)點(diǎn)128被拉高使晶體管122導(dǎo)通，并且使晶體管120斷開(kāi)。晶體管122導(dǎo)通將低壓電源連接至節(jié)點(diǎn)126 (其連接至BL),以幫助互補(bǔ)位線BL被拉低。在框310，讀出放大器被斷開(kāi)或者與互補(bǔ)位線BL和BLB斷開(kāi)(或分離，decouple)。通過(guò)將感應(yīng)使能控制信號(hào)SE轉(zhuǎn)變?yōu)檫壿嫷筒⑶沂垢袘?yīng)使能控制信號(hào)SEB轉(zhuǎn)變?yōu)檫壿嫺?，讀出放大器106斷開(kāi)或者與互補(bǔ)位線BL和BLB斷開(kāi)。在晶體管138的柵極處接收的低壓使晶體管138斷開(kāi)，使得節(jié)點(diǎn)130有效地浮置，并且在晶體管136的柵極處接收的高壓使晶體管136斷開(kāi)，使得節(jié)點(diǎn)124有效地浮置?！ぎ?dāng)方法300返回至框302時(shí)，互補(bǔ)位線可以連接至預(yù)充電電壓Vrc。參考圖3B描述從編程一位單元104讀取邏輯一，其中，圖3B是根據(jù)圖I中所示的差分ROM陣列100的從差分ROM位單元讀取邏輯一的方法320的一個(gè)實(shí)例的流程圖。在框322處，互補(bǔ)位線BL和BLB被預(yù)充電至預(yù)充電電壓Vrc。如上所述，Vrc的電壓電平可以約等于 VDD。在框324，互補(bǔ)位線BL和BLB與預(yù)充電電壓斷開(kāi)，使得BL和BLB可以暫時(shí)浮置。WL在框326處被激活，以選擇一行位單元102、104，在框328處，數(shù)據(jù)被讀取的單元中列中的讀出放大器106被激活。本領(lǐng)域技術(shù)人員將理解，框324、326和328可以以非連續(xù)順序執(zhí)行(即，框328可以在框326之前被執(zhí)行)或者可以與另一框同時(shí)執(zhí)行。當(dāng)WL被證明為高時(shí)，由于其柵極-源極電壓Ves高于其閾值電壓Vm4導(dǎo)致晶體管114處于導(dǎo)電的“導(dǎo)通”狀態(tài)。當(dāng)電流流過(guò)晶體管114，晶體管114被導(dǎo)通時(shí)，BL被拉向地或者拉至低壓電平。由于由晶體管110的源極和漏極連接在一起并且連接至BL，導(dǎo)致BL上的電荷不具有到地的路徑，BL的電壓保持在邏輯一。另外，通過(guò)連續(xù)將由晶體管110形成的電容器充電至邏輯一，被充電至邏輯一的WL還使BL保持在邏輯一。讀出放大器106幫助增加BL上的電壓，同時(shí)減小BLB上的電壓。例如，讀出放大器106可以通過(guò)在晶體管138的柵極處接收邏輯一(即，SE是高壓)，并且在晶體管136的柵極處接收邏輯零(即，SEB是低壓)被激活。在晶體管138的柵極處的高壓使晶體管138導(dǎo)通，這導(dǎo)致節(jié)點(diǎn)130被下拉，并且在晶體管136的柵極處的低壓使晶體管136斷開(kāi)，這導(dǎo)致節(jié)點(diǎn)124被上拉。當(dāng)BLB通過(guò)晶體管114被拉低時(shí)，在晶體管120的輸入(S卩，節(jié)點(diǎn)128)處接收低壓，這導(dǎo)致由于晶體管122和120各自的源極連接至低壓電源和高壓電源導(dǎo)致的晶體管122斷開(kāi)和晶體管120導(dǎo)通。當(dāng)晶體管120導(dǎo)通并且晶體管122斷開(kāi)以幫助互補(bǔ)位線BL被拉高時(shí)，高壓電源的電壓在節(jié)點(diǎn)126處發(fā)展，其中，節(jié)點(diǎn)126連接至互補(bǔ)位線BL。由于晶體管134和132的柵極連接至高壓并且它們各自的源極連接至低壓電源和高壓電源，被拉高的節(jié)點(diǎn)126使晶體管134導(dǎo)通并且使晶體管132斷開(kāi)。晶體管134導(dǎo)通使低壓電源連接至節(jié)點(diǎn)128 (其連接至BLB)，以幫助互補(bǔ)位線BLB被拉低。在框330處，讀出放大器106斷開(kāi)或者與互補(bǔ)位線BL和BLB斷開(kāi)。通過(guò)使感應(yīng)使能控制信號(hào)SE轉(zhuǎn)變?yōu)檫壿嫷筒⑶沂垢袘?yīng)使能控制信號(hào)SEB轉(zhuǎn)變?yōu)檫壿嫺?，讀出放大器106斷開(kāi)或者與互補(bǔ)位線BL和BLB斷開(kāi)。在晶體管138的柵極處接收的低壓使晶體管138斷開(kāi)，使得節(jié)點(diǎn)130有效地浮置，并且在晶體管136的柵極處接收的高壓使晶體管136斷開(kāi)，使得節(jié)點(diǎn)124有效地浮置。當(dāng)方法320返回至框322時(shí)，互補(bǔ)位線BL和BLB可以連接至預(yù)充電電壓Vrc。圖4示出差分ROM陣列400的另一實(shí)施例。如圖4中所示，ROM陣列400包括布置為多行η和多列m的多個(gè)編程零單元402和多個(gè)編程一單元404。位單元402、404的每行連接至WL，并且位單元的每列連接至一對(duì)互補(bǔ)位線BL和BLB。差分SA 406連接于每對(duì)互補(bǔ)位線BL和BLB之間，用于幫助從位單元402、404讀取數(shù)據(jù)。 編程零位單元402中的每個(gè)都包括一對(duì)晶體管408和410，每個(gè)晶體管都具有連接至公共WL的柵極。晶體管408具有接地的源極和連接至BL的漏極。晶體管410的漏極和源極浮置，即，晶體管410的漏極和源極不連接至BLB。編程一位單元404中的每個(gè)都包括具有連接至互補(bǔ)位線BL的柵極的第一晶體管412和具有連接至互補(bǔ)位線BLB的柵極的第二晶體管414。晶體管412具有接地或者連接至低壓電源線的源極和連接至BLB的漏極。實(shí)現(xiàn)編程零位單元402的晶體管410和編程一位單元的晶體管414，使得它們中的每個(gè)都使其各自的源極和漏極不與BL或BLB連接，有利地減小了位線負(fù)載并且減少了電荷
共享效果。圖5示出讀出放大器406的一個(gè)實(shí)例。如圖中406所示，SA 406包括連接于互補(bǔ)位線BL和BLB之間的一對(duì)交叉連接逆變器416、418。逆變器416包括串聯(lián)連接在一起的PMOS晶體管420和NMOS晶體管422。PMOS晶體管420具有連接至節(jié)點(diǎn)424的源極、連接至節(jié)點(diǎn)426的漏極、以及連接至節(jié)點(diǎn)428的柵極。晶體管422具有連接至節(jié)點(diǎn)430的源極、連接至節(jié)點(diǎn)426的漏極、以及連接至節(jié)點(diǎn)428的柵極。節(jié)點(diǎn)428用作逆變器416的輸入，并且連接至互補(bǔ)位線BLB，并且節(jié)點(diǎn)426用作逆變器416的輸出，并且連接至互補(bǔ)位線BL。逆變器418包括PMOS晶體管432和NMOS晶體管434。晶體管432具有連接至節(jié)點(diǎn)424的源極、連接至節(jié)點(diǎn)428的漏極、以及連接至節(jié)點(diǎn)426的柵極。晶體管434具有連接至節(jié)點(diǎn)430的源極、連接至節(jié)點(diǎn)428的漏極、以及連接至節(jié)點(diǎn)426的柵極。節(jié)點(diǎn)428用作逆變器418的輸出，并且連接至互補(bǔ)位線BLB，并且節(jié)點(diǎn)426用作逆變器418的輸入，并且連接至互補(bǔ)位線BL。節(jié)點(diǎn)424可以直接連接至高壓電源或PMOS晶體管436的漏極。晶體管436使其源極連接至高壓電源，并且其柵極被配置成接收感應(yīng)使能控制信號(hào)SEB。高壓電源可以具有設(shè)置在VDD的電壓，或者其可以被設(shè)置在具有比VDD的電壓電平更高的電壓電平的升高電壓處。節(jié)點(diǎn)430可以直接連接至低壓電源，或者節(jié)點(diǎn)430可以連接至NMOS晶體管438的漏極。晶體管438使其源極連接至低壓電源，并且其柵極被配置成接收感應(yīng)使能控制信號(hào)SE。低壓電源可以設(shè)置為接地、VSS、或具有負(fù)電壓電平或者低于接地或VSS的電壓電平的電壓電平的電壓。雖然晶體管408、410、412和414被示出為NMOS晶體管，但是本領(lǐng)域技術(shù)人員將理解，位單元402和404可以通過(guò)使WL以及其他電壓反向，使用PMOS晶體管實(shí)現(xiàn)。參考圖6A描述從編程零位單元402讀取邏輯零，其中，圖6A是根據(jù)圖4中所示的ROM陣列400從差分ROM位單元讀取邏輯零的方法600的一個(gè)實(shí)例的流程圖。在框602，互補(bǔ)位線BL和BLB通過(guò)連接至互補(bǔ)位線BL和BLB的預(yù)充電電路(未示出)被充電至預(yù)充電電壓Vrc。在一些實(shí)施例中，Vpc的電壓電平可以約等于差分ROM陣列400的電源電壓VDD。如本領(lǐng)域技術(shù)人員可以理解的，預(yù)充電電壓V rc可以具有相對(duì)于VDD和VSS的其他電壓電平。在框604，互補(bǔ)位線BL和BLB與預(yù)充電電壓Vrc斷開(kāi)，并且與一行位單元402、404 (數(shù)據(jù)被從其讀取)相關(guān)的WL在框606被激活。在框608，從其讀取數(shù)據(jù)的單元中列中的讀出放大器606被激活?？?04、606和608可以以非連續(xù)順序被執(zhí)行(即，框608可以在框606或框604之前執(zhí)行)或者可以與另一個(gè)同時(shí)執(zhí)行。當(dāng)晶體管408的Ves大于閾值電壓VT4(I8，WL為高時(shí)，晶體管408導(dǎo)通。通過(guò)使晶體管408導(dǎo)通，當(dāng)電流流過(guò)晶體管408時(shí)，BL被拉向地或者拉至低壓電平。當(dāng)晶體管410的源極和漏極不連接至BLB，由于BLB上的電荷不具有到地的路徑導(dǎo)致WL是邏輯一時(shí)，線BLB
保持在邏輯一。在從編程零位單元402讀取邏輯零期間，讀出放大器406幫助增加BLB上的電壓并且減小BL上的電壓。例如，讀出放大器406可以通過(guò)將高壓提供給晶體管438的柵極的感應(yīng)使能信號(hào)SE和將低壓提供給晶體管436的柵極的感應(yīng)使能信號(hào)SEB被激活。晶體管438的柵極處的高壓使晶體管438導(dǎo)通，這導(dǎo)致節(jié)點(diǎn)430被下拉，并且晶體管436的柵極處的低壓使晶體管436斷開(kāi)，這導(dǎo)致節(jié)點(diǎn)424被上拉。由晶體管408拉低的BL導(dǎo)致低壓在節(jié)點(diǎn)426處被接收，其中，節(jié)點(diǎn)是晶體管418的輸入。由于晶體管434和432的源極連接至低壓電源和高壓電源，導(dǎo)致節(jié)點(diǎn)426處的低壓使晶體管434斷開(kāi)并且使晶體管432導(dǎo)通。當(dāng)晶體管432導(dǎo)通并且晶體管434斷開(kāi)以幫助互補(bǔ)位線BLB拉高時(shí)，高壓電源的電壓在節(jié)點(diǎn)428 (其連接至互補(bǔ)位線BLB)處發(fā)展。由于晶體管422和420的柵極連接至高壓并且它們各自的源極連接至低壓電源和高壓電源，導(dǎo)致節(jié)點(diǎn)428被拉高使晶體管422導(dǎo)通并且使晶體管420斷開(kāi)。晶體管422導(dǎo)通使低壓電源連接至節(jié)點(diǎn)426 (其連接至BL)，以幫助互補(bǔ)位線BL拉低。在框610，讀出放大器406斷開(kāi)，或者與互補(bǔ)位線BL和BLB斷開(kāi)。讀出放大器406通過(guò)使感應(yīng)使能控制信號(hào)SE轉(zhuǎn)變?yōu)檫壿嫷筒⑶沂垢袘?yīng)使能控制信號(hào)SEB轉(zhuǎn)變?yōu)檫壿嫺?，可以斷開(kāi)或者與互補(bǔ)位線BL和BLB斷開(kāi)。在晶體管438的柵極處接收的低壓使晶體管438斷開(kāi)，使得節(jié)點(diǎn)430有效地浮置，并且在晶體管436的柵極處接收的高壓使晶體管436斷開(kāi)，使得節(jié)點(diǎn)124有效地浮置。當(dāng)方法600返回至框602時(shí)，互補(bǔ)位線BL和BLB可以連接至預(yù)充電電壓Vrc。參考圖6B描述從編程一位單元404讀取邏輯一，其中，圖6B是根據(jù)圖4中所示的差分ROM陣列600的從差分ROM位單元讀取邏輯一的方法620的一個(gè)實(shí)例的流程圖。在框622，互補(bǔ)位線BL和BLB被充電至預(yù)充電電壓Vrc。如上所述，Vrc的電壓電平可以約等于1/2VDD，但是預(yù)充電電壓Vrc可以具有相對(duì)于VDD的其他電壓電平。在框624，互補(bǔ)位線BL和BLB與預(yù)充電電壓斷開(kāi)，使得BL和BLB可以浮置。WL在框626處被激活，以選擇一行位單元402、404，在框628處，數(shù)據(jù)被讀取的單元中列中的讀出放大器406被激活。本領(lǐng)域技術(shù)人員將理解，框624、626和628可以以非連續(xù)順序執(zhí)行(即，框628可以在框626之前執(zhí)行，框626可以在框624之前執(zhí)行)或者可以與另一個(gè)同時(shí)執(zhí)行。當(dāng)晶體管414的Ves大于閾值電壓Vt414時(shí)，WL將高壓提供給晶體管414的柵極，以使晶體管414轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。當(dāng)電流流過(guò)晶體管414，晶體管414導(dǎo)通時(shí)，BLB被拉向地或者拉至低壓電平。當(dāng)由于晶體管410的源極和漏極不連接至BL，在BL上的電荷不具有到地的路徑，導(dǎo)致WL是邏輯一時(shí)，線BL保持在邏輯一。在從編程一位單元404進(jìn)行邏輯一的讀取操作期間，讀出放大器406幫助增加BL上的電壓，同時(shí)減小BLB上的電壓。例如，讀出放大器406可以通過(guò)在晶體管438的柵極處接收邏輯一(即，SE是高壓)并且在晶體管436的柵極處接收邏輯零(即，SEB是低壓)被激活。在晶體管438的柵極處的高壓使晶體管438導(dǎo)通，這導(dǎo)致節(jié)點(diǎn)430被下拉，并且晶體管436的柵極處的低壓使晶體管436斷開(kāi)，這導(dǎo)致節(jié)點(diǎn)424被上拉。
當(dāng)BLB通過(guò)晶體管414導(dǎo)通被下拉時(shí)，低壓在晶體管420的輸入(即，節(jié)點(diǎn)428)處被接收，這使得由于晶體管422和420各自的源極連接至低壓電源和高壓電源導(dǎo)致的晶體管422斷開(kāi)和晶體管420導(dǎo)通。當(dāng)晶體管420導(dǎo)通并且晶體管422斷開(kāi)以幫助互補(bǔ)位線BL拉高時(shí)，高壓電源的電壓在節(jié)點(diǎn)426(其連接至互補(bǔ)位線BL)處發(fā)展。由于晶體管434和432的柵極連接至高壓，并且它們的各自源極連接至低壓電源和高壓電源，節(jié)點(diǎn)426被拉高使晶體管434導(dǎo)通，并且使晶體管432斷開(kāi)。晶體管434導(dǎo)通使低壓電源連接至節(jié)點(diǎn)428 (其連接至BLB)，以幫助互補(bǔ)位線BLB被拉低。在框630，讀出放大器406斷開(kāi)或者與互補(bǔ)位線BL和BLB斷開(kāi)。讀出放大器406可以通過(guò)使感應(yīng)使能控制信號(hào)SE轉(zhuǎn)變?yōu)檫壿嫷筒⑶沂垢袘?yīng)使能控制信號(hào)SEB轉(zhuǎn)變?yōu)檫壿嫺撸瑪嚅_(kāi)或者與互補(bǔ)位線BL和BLB分離。在晶體管438的柵極處接收的低壓使晶體管438斷開(kāi)，使得節(jié)點(diǎn)430有效地浮置，并且在晶體管436的柵極處接收的高壓使晶體管436斷開(kāi)，使得節(jié)點(diǎn)424有效地浮置。當(dāng)方法620返回至框622時(shí)，互補(bǔ)位線BL和BLB可以連接至預(yù)充電電壓Vrc。圖7示出包括多個(gè)編程一位單元102、402和編程零位單元104、404的差分ROM陣列700的實(shí)施例。如圖7中所示，每個(gè)位單元102、402、104和404布置成行并且連接至字線(“WL”)，并且每個(gè)位單元102、402、104和404布置為列連接至差分位線對(duì)BL和BLB。至少一個(gè)差分讀出放大器(“SA”)106連接于每個(gè)差分位線對(duì)BL和BLB之間，用于增加讀取存儲(chǔ)在位單元102、402、104和404中的數(shù)據(jù)的位的速度。編程零位單元102 (即當(dāng)讀取時(shí)輸出邏輯零的位單元)包括具有接地的源極、連接至差分位線(即，BL)之一的漏極、以及連接至WL的柵極的第一晶體管108。第二晶體管110具有連接至WL的柵極和連接至另一互補(bǔ)位線(即，BLB)的漏極和源極。編程零位單元402中的每個(gè)都包括一對(duì)晶體管408和410，其每個(gè)都具有連接至公共WL的柵極。晶體管408具有接地的源極和連接至BL的漏極。晶體管410的漏極和源極浮置，即晶體管410的漏極和源極不連接至BLB。編程一位單元104(即，當(dāng)讀取時(shí)輸出邏輯一的位單元)也包括一對(duì)晶體管112、114。晶體管112具有連接至WL的柵極和連接至互補(bǔ)位線之一(即，BL)的源極和漏極。晶體管114具有連接至WL的柵極、連接地或者低壓電源線的源極、以及連接至另一互補(bǔ)位線BLB的漏極。編程一位單元404中的每個(gè)都包括具有連接至互補(bǔ)位線BL的柵極的第一晶體管412和具有連接至互補(bǔ)位線BLB的柵極的第二晶體管414。晶體管412具有接地或者連接至低壓電源線的源極和連接至BLB的漏極。雖然晶體管108、408、110、410、112、412、114和414被示出為匪03晶體管，但是本領(lǐng)域技術(shù)人員將理解，位單元102、402、104和404可以通過(guò)使WL的電壓以及其他電壓反向，使用PMOS晶體管實(shí)現(xiàn)。以上描述了從位單元102、402、104和404讀取邏輯零和邏輯一
并且不再重復(fù)。在一些實(shí)施例中，差分只讀存儲(chǔ)器陣列包括連接至第一和第二位線的差分讀出放大器。第一位單元連接至第一字線以及第一和第二位線。至少一個(gè)位單元包括具有連接至 第一字線的柵極、連接至第一位線的漏極、以及連接至第一電源線的源極的第一晶體管。第二晶體管具有連接至第一字線的柵極。第二晶體管的源極和漏極或者均連接至第二位線或者均不連接至第二位線。在一些實(shí)施例中，半導(dǎo)體存儲(chǔ)器包括多個(gè)差分讀出放大器和多個(gè)差分只讀位單元，每個(gè)差分讀出放大器都連接至各自位線對(duì)，并且多個(gè)差分只讀位單元布置成多行和多列。多行中的每行都與各自字線相關(guān)，并且多列中的每列都與各自位線對(duì)相關(guān)。第一位單元設(shè)置在第一行中。第一位單元包括具有連接至第一字線的柵極、連接至第一電源的源極、以及連接至第一位線的漏極的第一晶體管。第二晶體管具有連接至第一字線的柵極、均連接至第二位線或者均不連接至第二位線的源極和漏極。由于在此披露的差分ROM位單元和陣列具有較小信號(hào)擺幅，與傳統(tǒng)ROM位單元和陣列相比，差分ROM位單元和陣列有利地消耗較少功率。另外，由于每個(gè)位線可以實(shí)現(xiàn)更多位單元，與傳統(tǒng)單端ROM陣列相比，差分ROM陣列在半導(dǎo)體基板上需要較小面積。當(dāng)與具有單端位單元的傳統(tǒng)ROM陣列相比時(shí)，由于減少的位線負(fù)載，使得差分ROM陣列還可以以更高速度操作和/或減小充電共享效果。雖然已經(jīng)根據(jù)典型實(shí)施例描述了電路和方法，但是不限于此。然而，所附權(quán)利要求應(yīng)該被廣泛地解釋，以包括電路和方法的其他改變和實(shí)施例，這可以在不脫離電路和方法的等價(jià)物的范圍的情況下由本領(lǐng)域技術(shù)人員作出。
權(quán)利要求
1.一種差分只讀存儲(chǔ)器陣列，包括 差分讀出放大器，連接至第一位線和第二位線；以及 第一位單元，連接至第一字線以及所述第一位線和所述第二位線，所述至少一個(gè)位單元包括: 第一晶體管，具有連接至所述第一字線的柵極、連接至所述第一位 線的漏極、以及連接至第一電源線的源極；以及 第二晶體管，具有連接至所述第一字線的柵極， 其中，所述第二晶體管的源極和漏極 均連接至所述第二位線，或者 均不連接至所述第二位線。
2.根據(jù)權(quán)利要求I所述的差分只讀存儲(chǔ)器陣列，其中，所述第二晶體管的源極和漏極連接在一起并且連接至所述第二位線。
3.根據(jù)權(quán)利要求2所述的差分只讀存儲(chǔ)器陣列，進(jìn)一步包括第二位單元，連接至所述第一字線以及第三位線和第四位線，所述第二位單元包括 第三晶體管，具有連接至所述第一字線的柵極、連接至所述第三位線的漏極、以及連接至所述第一電源線的源極；以及 第四晶體管，具有連接至所述第一字線的柵極和連接至所述第四位線的漏極和源極。
4.根據(jù)權(quán)利要求2所述的差分只讀存儲(chǔ)器陣列，進(jìn)一步包括第二位單元，連接至第二字線以及所述第一位線和所述第二位線，所述第二位單元包括 第三晶體管，具有連接至所述第二字線的柵極、連接至所述第一位線的漏極、以及連接至所述第一電源線的源極；以及 第四晶體管，具有連接至所述第二字線的柵極和連接至所述第二位線的漏極和源極。
5.根據(jù)權(quán)利要求2所述的差分只讀存儲(chǔ)器陣列，進(jìn)一步包括第二位單元，連接至第二字線以及所述第三位線和所述第四位線，所述第二位單元包括 第三晶體管，具有連接至所述第二字線的柵極和連接至所述第一位線的源極和漏極；以及 第四晶體管，具有連接至所述第二字線的柵極、連接至所述第二位線的漏極、以及連接至所述第一電源線的源極。
6.根據(jù)權(quán)利要求I所述的差分只讀存儲(chǔ)器陣列，其中，所述第二晶體管的漏極和源極與所述第一和第二字線斷開(kāi)， 并且，所述差分只讀存儲(chǔ)器陣列進(jìn)一步包括第二位單元，連接至所述第一字線并且設(shè)置在第二位線和第三位線之間，所述第二位單元包括 第三晶體管，具有連接至所述第一字線的柵極、連接至所述第三位線的漏極、以及連接至所述第一電源線的源極；以及 第四晶體管，具有連接至所述第一字線的柵極和不連接至所述第四位線的漏極和源極。
7.一種半導(dǎo)體存儲(chǔ)器，包括 多個(gè)差分讀出放大器，每個(gè)均連接至各自位線對(duì)；以及 多個(gè)差分只讀位單元，布置成多行和多列，多行中的每行都與各自字線相關(guān)，并且多列中的每列都與各自位線對(duì)相關(guān)， 其中，第一位單元設(shè)置在第一行中，并且包括 第一晶體管，具有連接至第一字線的柵極、連接至第一電源的源極、以及連接至所述第一位線的漏極；以及 第二晶體管，具有連接至所述第一字線的柵極以及源極和漏極，所述源極和所述漏極 均連接至所述第二位線，或者 均不連接至所述第二位線。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器，其中，所述第一位單元被配置成將邏輯零輸出至所述第一位線，并且所述第二晶體管的所述源極和所述漏極均連接至所述第二位線。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器，其中，所述第一行包括第二位單元，所述第二位單元包括 第三晶體管，具有連接至所述第一字線的柵極、連接至所述第一電源的源極、以及連接至所述第三位線的漏極；以及 第四晶體管，具有連接至所述第一字線的柵極和連接至第四位線的源極和漏極。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器，其中，所述第一位單元和第二位單元設(shè)置在第一列中，所述第二位單元被配置成在讀取操作期間將邏輯零輸出至所述第一位線，并且包括 第三晶體管，具有連接至第二字線的柵極、連接至所述第一電源的源極、以及連接至所述第一位線的漏極；以及 第四晶體管，具有連接至所述第二字線的柵極和連接至所述第二位線的源極和漏極。
全文摘要
差分只讀存儲(chǔ)器陣列包括連接至第一和第二位線的差分讀出放大器。第一位單元連接至第一字線以及第一和第二位線。至少一個(gè)位單元包括具有連接至第一字線的柵極、連接至第一位線的漏極、以及連接至第一電源線的源極的第一晶體管。第二晶體管具有連接至第一字線的柵極。第二晶體管的源極和漏極均連接至第二位線或者均不連接至第二位線。
文檔編號(hào)G11C7/06GK102903382SQ20121000566
公開(kāi)日2013年1月30日 申請(qǐng)日期2012年1月9日 優(yōu)先權(quán)日2011年7月28日
發(fā)明者劉逸群 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司