專利名稱：具有低電壓模式操作的存儲器的制作方法
技術領域：
本發(fā)明一般地涉及存儲器并且更具體地涉及低電壓模式的存儲器操作。
背景技術：
存儲器諸如DRAM、SRAM、閃存(Flash)和MRAM在特定的電壓電平下操作以確保用于信息的存儲、寫入和讀取的正確操作。存儲器可以在諸如處理器或數(shù)據(jù)處理系統(tǒng)的器件中實現(xiàn)以存儲系統(tǒng)。


通過參考附圖，本發(fā)明可以更好理解，并且本發(fā)明的眾多目的、特征和優(yōu)點對于本領域技術人員而言變得顯而易見。圖1是根據(jù)本發(fā)明的一種實施例的存儲器的電路圖。圖2是根據(jù)本發(fā)明的一種實施例的電壓調(diào)節(jié)電路的電路圖。圖3是根據(jù)本發(fā)明的一種實施例的存儲器的電路圖。圖4是根據(jù)本發(fā)明的一種實施例的電壓調(diào)節(jié)電路的電路圖。圖5是根據(jù)本發(fā)明的一種實施例的存儲器的操作的流程圖。在不同的附圖中使用相同的參考符號來指示類似項，除非另有說明。附圖并不一定按比例來繪出。
具體實施例方式下面給出了關于執(zhí)行本發(fā)明的模式的詳細描述。該描述意在對本發(fā)明的說明而不應被認為是限制。如同在此所描述的，存儲器包括用于在低電壓模式中以比正常電壓模式期間更低的電壓來操作的電路。存儲器能夠在供給各個單元和位線的正常電壓下訪問并且也能夠在用于操作于低電壓模式中的降低的電壓下訪問。圖1是根據(jù)本發(fā)明的一種實施例的存儲器的電路圖。在所示出的實施例中，存儲器101包括位于行107和109以及列103和105的SRAM存儲器單元的2X2陣列102。列 103包括單元113和117，以及列105包括單元115和119。存儲器101還包括字線驅(qū)動器 111，字線驅(qū)動器111分別將在寫字線WffLO和WffLl上的字線信號提供給行107和109的單元，以及分別將在讀字線RWLO和RWLl上的字線信號提供給行107和109的單元。在圖1的實施例中，列103的單元與寫位線WBLO和WBLBO及讀位線RBLO耦連。列 105的單元與寫位線WBLl和WBLBl及讀位線RBLl耦連。位線驅(qū)動器123被用來將在數(shù)據(jù)輸入線DinO和DinbO上輸送的數(shù)據(jù)寫入列103的單元。位線驅(qū)動器125被用來將在數(shù)據(jù)輸入線Dinl和Dinbl上輸送的數(shù)據(jù)寫入列105的單元。每個位線驅(qū)動器(123和12 都包括兩個反相器，每個包括串聯(lián)耦連于VDD端子與節(jié)點136之間的PMOS和NMOS晶體管。反相器的輸入與數(shù)據(jù)輸入線連接并且輸出與寫位線連接。例如，數(shù)據(jù)輸入線DinO與位線驅(qū)動器123的反相器的輸入連接，其中反相器的輸出與寫位線WBLBO連接。在一種實施例中，每個列都可以包括在列沒有被選擇時將位線驅(qū)動器與位線隔離的列選擇晶體管(沒有示出)。在所示出的實施例中，陣列102的每個單元都是8晶體管SRAM存儲器單元。單元 113包括字線晶體管139和141，被耦連以形成存儲節(jié)點150和152的交叉耦連的晶體管 143、145、147和149，以及構成讀端口的讀取晶體管151和153。NMOS晶體管139和141具有與寫字線WffLO連接的柵極。在寫操作期間，當WffLO為高(對所示實施例而言是處于其斷言狀態(tài)(asserted state))以將值寫入單元113和115時，晶體管139是導通的以啟用從WBLBO到存儲節(jié)點150的電流通路，并且晶體管141是導通的以啟用從WBLO到存儲節(jié)點 152的電流通路以將那些節(jié)點設置成表示由數(shù)據(jù)輸入信號DINO和DINBO所控制的存儲值的互補電壓?；パa電壓值在WWLO返回至低電壓狀態(tài)之后保留于節(jié)點150和152上。單元 115按照與Dim和DINBl中的數(shù)據(jù)相同的方式來寫入。單元113還包括讀取晶體管151和153以在單元113的讀取期間將讀位線RBLO 的電壓設置成由節(jié)點152的電壓而定的電壓。晶體管151的柵極與RWLO連接并且在該字線處于斷言狀態(tài)(在圖1的實施例中處于高電壓電平)時是導通的。節(jié)點152的電壓控制著晶體管153導通與否以便是否將讀位線RBLO耦連至較低的供電電壓節(jié)點136。如果晶體管153在讀期間是不導通的，那RBLO的電壓保持于預充電的VDD電平。讀位線RBLO和 RBLl分別耦連至驅(qū)動器127和129以在讀操作期間提供來自存儲器單元的輸出數(shù)據(jù)。單元115、117和119以相似的方式來配置和操作。在讀期間，存儲于行107或109之內(nèi)的數(shù)據(jù)被并行地讀取。在所示出的實施例中，晶體管143和147的源極與電源端子VDD連接。晶體管145 和149的源極與節(jié)點136連接。在所示出的實施例中，從晶體管143和147的源極的節(jié)點到晶體管145到149的源極的節(jié)點的電壓被稱為“在存儲器單元兩端的電壓”。存儲器單元 113(以及其它存儲器單元)的操作特性由存儲器單元兩端的電壓所控制。存儲器101包括較低供電電壓的節(jié)點136，該節(jié)點136在一種操作模式期間能夠被選擇性地設置，即在正常操作期間被設置于系統(tǒng)接地電壓值(VSS)以及在低電壓模式期間被設置于高于系統(tǒng)接地值的電壓(VVSS)。節(jié)點136的電壓由電壓調(diào)節(jié)電路131所控制，該電壓調(diào)節(jié)電路131包括調(diào)節(jié)器133和選擇晶體管134，選擇晶體管134的柵極由模式控制器 112提供的使能信號(EN)所控制。當使能信號處于低值時，晶體管134是不導通的并且節(jié)點136的電壓由調(diào)節(jié)器133設置成虛擬接地值VVSS。當使能信號EN處于高值時，節(jié)點136 被拉至系統(tǒng)地(VSQ。通過能夠選擇性地提高節(jié)點136處的電壓，電路131能夠被用來選擇性地控制在陣列102的存儲器單元兩端的電壓。使能信號EN由模式控制器112控制。模式控制器112控制存儲器101的操作模式。操作模式能夠由軟件程序(例如控制存儲器101實現(xiàn)于其中的系統(tǒng)的操作系統(tǒng))或者由諸如電源管理單元的單獨電路(沒有示出)來設置。雖然在圖1中示出了 2X2陣列，但是陣列102能夠包括不同數(shù)量的行和/或列使得存儲器101能夠包括數(shù)量顯著大于圖1所示出的單元數(shù)量的單元。此外在其它的實施例中，存儲器101能夠具有其它的結構(例如具有結合的寫和讀字線或者結合的寫和讀位線)，包括其它的電路(例如，讀出放大器)，和/或包括其它類型的存儲器單元(例如DRAM、MRAM、6單元SRAM等)。例如，存儲器101能夠包括允許一個數(shù)據(jù)輸出線可選擇性地耦連至多個列的列選擇電路。此外，某些實施例可以每列只具有一個位線。圖2是電壓調(diào)節(jié)電路131的電路圖。調(diào)節(jié)器133包括晶體管209、205、207、201和 203。當晶體管134導通時，節(jié)點136被拉至系統(tǒng)地(VSS)。當晶體管134不導通時，節(jié)點 136的電壓由晶體管207的柵-源電壓來設置。當晶體管134不導通時，通過陣列102的位單元的漏電流將節(jié)點136充電至高于VSS的值(VVSS)。該電壓使得晶體管207部分導通以將節(jié)點211拉至使晶體管201和203部分導通的低于VDD的電壓。由于晶體管201的部分導通，節(jié)點215被拉至高于VSS的值。該電壓使得晶體管209和205部分導通。因而，晶體管209反作用于節(jié)點136上的電壓升高至預定的值(VVSS)以上。在一種實施例中，VVSS 在VSS以上300mV，但是在其它的實施例中可以為與VSS不同的值。其它類型的調(diào)節(jié)器可以使用于包括具有可編程的或可調(diào)節(jié)的值的調(diào)節(jié)器的其它實施例中。調(diào)節(jié)電路131被稱為半睡眠(drowsy)調(diào)節(jié)器。在某些實施例中，調(diào)節(jié)電路131 可以包括與調(diào)節(jié)器133相似的多個調(diào)節(jié)器和晶體管134。例如，陣列102的單元的不同塊可以各自關聯(lián)于調(diào)節(jié)電路的不同調(diào)節(jié)器(類似于調(diào)節(jié)器133)和選擇晶體管(類似于選擇晶體管134)。其它實施例可以使用其它類型的調(diào)節(jié)電路來選擇性地在節(jié)點136提供更高的電壓。回過來參考圖1，除了控制在陣列102的單元兩端的電壓之外，虛擬接地節(jié)點136 還耦連至位線驅(qū)動器123和125。在所示出的實施例中，驅(qū)動器123和125的NMOS晶體管的源極與節(jié)點136耦連。因此，寫位線所能夠放電到的最低電壓也是虛擬接地節(jié)點136的電壓。在正常操作期間，使能信號處于高電壓電平以將節(jié)點136的電壓拉至VSS。因而， 在陣列102的單元兩端的電壓是VDD-VSS或VDD，因為VSS是系統(tǒng)地。在正常操作模式的寫操作期間，一個寫位線(例如WBLB0)被拉至VDD而另一寫位線(例如WBL0)被拉至VSS。此外在正常的操作期間，單元133的讀操作或者使讀位線(例如RBL0)維持于預充電的VDD電平(并且由輸出驅(qū)動器127的PMOS保持器晶體管保持于該電平)或者將讀位線拉至VSS， 因為晶體管153的源極與節(jié)點136連接。在另一種實施例中，輸出驅(qū)動器PMOS保持器可以具有串聯(lián)于它和VDD電壓之間的附加的PMOS晶體管。該附加的PMOS晶體管的柵電極將連接至節(jié)點136使得在節(jié)點136升高至VSS以上時，該附加的PMOS晶體管的電導率被降低從而該保持器被消弱。這允許節(jié)點136在VSS以上抬升時保持器強度隨著讀端口 NMOS的下拉強度的降低而降低。如果PMOS保持器沒有被消弱，那么如果節(jié)點136被提高到讀端NMOS 的電導率降低至它不能夠?qū)Ρ３制鬟^度供電并且將讀位線拉低的程度則可能發(fā)生讀取“ 1 ” 失敗。在低電壓模式期間，使能信號被驅(qū)動至低電壓狀態(tài)，在該低電壓狀態(tài)節(jié)點136被拉至VSS以上的值(例如VVSS)。因此，在陣列102的位單元兩端的電壓降低至VVSS。另外， 在低電壓模式中的寫入期間，在所選列的真寫位線或者互補寫位線上的電壓被拉至VVSS， 取決于正被寫入的值。在一種實施例中，在低電壓模式的寫入或讀取期間，寫字線WWLO和 WWLl以及讀字線RWLl和RWLO的較低供電電壓為VSS而不是較高的電壓VVSS。在較低電壓的模式期間使用VSS而不是VVSS可以為用于未選擇的線的更充分地截止的晶體管作準備。
能夠在降低的于存儲器單元兩端的電壓下訪問(讀或?qū)?存儲器單元可以允許由于降低的電壓而消耗更小的功率。在某些實施例中，在單元的存儲器訪問中所消耗的功率與存儲器單元兩端的電壓的平方乘上操作頻率和存儲器單元的總電容的積成比例。因此，降低存儲器單元兩端的電壓使在讀和寫操作期間的功率能夠降低。另外，降低靜止狀態(tài) (沒有讀或?qū)懖僮?的存儲器單元兩端的電壓典型地降低了功率至1減去在單元兩端的電壓的降低的立方。因此，當使用存儲器的系統(tǒng)(例如數(shù)據(jù)處理系統(tǒng))處于低功率模式時能夠使用低電壓模式。在一種實施例中，使互補的寫字線(WBL0和WBLB0)的較低電壓與供應給晶體管 145和149的源極的(節(jié)點136的)較低供電電壓在單元(113)的寫入期間成為相同的值降低了在寫操作期間所消耗的能量大小，因為在該寫操作中寫位線WBLBO和WBLO的電壓分別等于150和152的鎖存節(jié)點值。例如，如果被驅(qū)動至VSS的寫位線WBLO和節(jié)點152在寫入期間初始是處于VVSS(較高的電壓)的，那么電流將由于電壓失配而從節(jié)點152向下流過寫位線WBLO以至系統(tǒng)地。而且，通過使晶體管153的源極連接至節(jié)點136而不是系統(tǒng)接地端子(VSS端子)， 晶體管153在正被讀取時被更充分地截止并且節(jié)點152在低電壓模式期間處于較高的低電壓值(VVSS)。在這種情況下，當節(jié)點152位于VVSS的較高的低電壓時，如果晶體管153的源極處于VSS而不是VVSS則晶體管153將處于電導率更高的狀態(tài)。而且，在某些實施例中，啟用具有能夠在降低的電壓模式中被讀取或?qū)懭氲膯卧拇鎯ζ骺梢栽试S在低電壓模式中更快的讀取時間或?qū)懭霑r間，因為不一定要為了執(zhí)行讀或?qū)懖僮鞫淖冊趩卧獌啥说碾妷?。因而，可以不通過要求存儲器改變在存儲器單元兩端的電壓來執(zhí)行讀或?qū)懖僮鞫鴮崿F(xiàn)功率節(jié)省。在某些實施例中，在低電壓模式中，當存儲器單元被耦連以接收VVSS時，存儲器 101可以具有將電壓互補型寫位線中較低的那個耦連至VSS (乃至更低的電壓)的能力以提供改進的寫特性(例如寫入輔助)。在該實施例的一種實例中，模式控制器112將提供第二使能信號來配置存儲器101以在這種模式中操作。例如，參考圖1，每個位線驅(qū)動器123 和125將包括NMOS晶體管以提供從那些驅(qū)動器的反相器的NMOS晶體管的源極(例如節(jié)點 128)到VSS端子(或較低電壓端子)的電流通路。每個位線驅(qū)動器123和125還包括將在該寫入期間使節(jié)點136與節(jié)點1 取消耦連并且在希望將寫位線耦連至節(jié)點136時還被用來將節(jié)點1 耦連至節(jié)點136的附加的NMOS晶體管。該附加的NMOS晶體管的兩個柵極將由第二使能信號來控制。圖3是根據(jù)本發(fā)明的第二實施例的存儲器的電路圖。存儲器301包括按行和列布置的存儲器單元302的陣列。單元313和315與字線WffLO和RWLO耦連以及單元317和 319與字線WffLl和RWLl耦連。字線由字線驅(qū)動器311提供。單元313和317與互補寫位線WBLBO和WBLO及讀位線RBLO耦連。單元315和319與互補寫位線WBLBl和WBLl及讀位線RBLl耦連。在一種實施例中，單元313、315、317和319是與圖1所示的那些單元相似的8晶體管SRAM單元，但是在其它實施例中可以是其它類型的存儲器單元。存儲器301包括寫位線驅(qū)動器323和325，其中在圖3中并沒有示出驅(qū)動器325的晶體管。存儲器301包括輸出驅(qū)動器327和329，其中在圖3中沒有示出驅(qū)動器329的晶體管和反相器。存儲器301與存儲器101相似，除了代替能夠調(diào)整在VSS和VVSS之間節(jié)點136的電壓，存儲器單元(313、315、317和319)和驅(qū)動器(323、325、327和329)被連接至能夠選擇性地提供VDD的電壓(高的系統(tǒng)供電電壓)或VVDD的較低電壓的高供電節(jié)點312(在圖 3中標記為“HSV 312”)。在低電壓模式中，HSV供電節(jié)點312被降低至較低的電壓VVDD以在存儲器寫入期間降低存儲器單元兩端的電壓并且降低互補位線的較高的電壓。此外，在低電壓模式期間給輸出驅(qū)動電路327和3 的PMOS保持器的源極提供VVDD從而保持器強度較弱以在節(jié)點312被降低至VDD以下時使較弱的存儲器單元讀端口(例如單元313的晶體管351和35 方便被拉低。如果PMOS保持器源極與VDD連接，那么如果節(jié)點136被降低到讀端NMOS的電導率降低至它不能夠?qū)Ρ３制鬟^度供電并且將讀位線拉低的程度則可能發(fā)生讀取“1”失敗。在一種實施例中，在低電壓模式的讀操作期間，寫字線WffLO和WffLl以及讀字線 RWLl和RWLO的高電壓狀態(tài)處于VDD而不是較低的電壓VVDD。在低電壓模式期間使高供電電壓從VDD降低到VVDD起著在低電壓模式期間降低存儲器單元兩端的電壓的作用。因此，能夠?qū)崿F(xiàn)如同在單元兩端的電壓通過提高節(jié)點136 的電壓來降低的存儲器101那樣的相同的功率節(jié)省。圖4示出了用于在低電壓模式期間由VDD選擇性地將較低的VVDD電壓供應于HSV 節(jié)點312的電壓調(diào)節(jié)電路的一種實施例的電路圖。調(diào)節(jié)電路400包括選擇晶體管401，選擇晶體管401的輸入與來自模式控制器(沒有示出)的使能信號耦連。當使能信號為低時，節(jié)點312的電壓是VDD。當晶體管401由于使能信號(EN)為高而不導通時，晶體管409在當位單元漏電流將節(jié)點312拉低至VDD以下時變成部分導通的并且也引起晶體管407和405 部分導通。晶體管405是部分導通的引起晶體管411也是部分導通的，這又引起晶體管403 是部分導通的。晶體管403是部分導通的防止漏電流將節(jié)點312拉至遠低于VDD。在一種實施例中，VVDD比VDD小300mV，但是在其它實施例中比VDD小的大小可以是其它值。其它實施例可以使用其它類型的調(diào)節(jié)電路來選擇性地提供較低的電壓。圖5是給出根據(jù)本發(fā)明的一種實施例的存儲器操作的流程圖。該流程從操作501 開始。在判定503中，確定電路是否操作于低電壓模式中。若否，則在操作505中，存儲器操作于正常電壓模式中，在該正常電壓模式中于單元兩端的電壓是VDD-VSS (或VDD)。在操作507中，全部存儲器讀取和寫入在單元兩端的電壓為VDD并且寫位線和讀位線具有VDD 至VSS的電壓擺幅(voltage swing)的情況下進行。位線的電壓擺幅是位線的高電壓狀態(tài)和低電壓狀態(tài)之間的電壓差，其中電壓狀態(tài)取決于正在寫入或讀取的是哪個值。如果在判定503中，低電壓模式是所需要的，那么在操作509中，半睡眠調(diào)節(jié)電路(用于圖1的實施例的電路131或者用于圖3和4的實施例的電路400)被激活，其中圖1的節(jié)點136的電壓被拉至VVSS或者圖3的節(jié)點312的電壓被拉低至VVDD。由于在操作509中的半睡眠調(diào)節(jié)器的激活，在位單元兩端的電壓在操作511中被降低。響應于確定已經(jīng)在判定513中進行了寫請求，寫入在(以存儲器單元兩端的較低電壓)啟用了半睡眠調(diào)節(jié)器的情況下進行。在一種實施例中，在存儲器單元兩端的電壓小于VDD并且寫位線的電壓擺幅也小于VDD。在所示出的實施例中，響應于確定在判定513中讀操作被請求，所描述的實施例具有在正常電壓模式中執(zhí)行讀取的選項。如果正常電壓模式是所需要的，則在操作521中， 半睡眠調(diào)節(jié)器在521中被禁用并且在單元兩端的電壓返回至VDD(其中讀取在操作523中在VDD執(zhí)行)。在操作525中，半睡眠調(diào)節(jié)器被重新啟用。如果在判定517中，低電壓讀取是所需要的，那么在操作519中，讀操作在啟用了半睡眠調(diào)節(jié)器的情況下執(zhí)行并且在單元兩端的電壓小于VDD(并且讀位線的電壓擺幅也小于VDD)。如果在判定513中，既不希望讀取也不希望寫入，則流程轉到判定527。如果在判定527中，正常電壓模式是所需要的，則在529中禁用半睡眠調(diào)節(jié)器。否則，存儲器保留于低電壓模式中，在存儲器單元兩端的電壓小于VDD。在其它的實施例中，返回至正常電壓模式的判定可以在存儲處于低電壓模式中的其它時間做出。在其它的實施例中，存儲器可以以不同的方式來操作。例如，可以沒有退出低電壓模式來執(zhí)行讀取的選項。此外在其它的實施例中，存儲器可以具有退出低電壓模式來執(zhí)行存儲器寫入的選項。此外，存儲器可以具有在存儲器單元兩端的電壓低于VDD的情形實現(xiàn)寫入輔助的選項，同時寫字線在寫入期間被斷言至VDD。在一種實施例中，可以將在此所公開的存儲器實現(xiàn)為數(shù)據(jù)處理器的高速緩存。在其它的實施例中，可以將存儲器實現(xiàn)為數(shù)據(jù)處理系統(tǒng)中的獨立存儲器。一種實施例包括一種操作包含存儲器單元的存儲器的方法。該方法包括在維持存儲器單元兩端的第一電壓的同時執(zhí)行對存儲器單元的子集的第一訪問以及在維持存儲器單元兩端的第二電壓的同時執(zhí)行對存儲器單元的子集的第二訪問。第二電壓小于第一電壓。在執(zhí)行第一訪問和第二訪問期間，存儲器在第一電壓供應端子接收第一供電電壓以及在第二電壓供應端子接收第二供電電壓。第一電壓是第一供電電壓與第二供電電壓之間的差。在另一種實施例中，存儲器包括多個存儲器單元。該多個存儲器單元中的每個存儲器單元包括第一電壓供應節(jié)點和第二電壓供應節(jié)點。在對單元的訪問期間于該多個存儲器單元中的單元兩端的電壓是第一電壓供應節(jié)點的電壓與第二電壓供應節(jié)點的電壓之間的電壓差。存儲器包括多個字線。該多個存儲器單元中的每個存儲器單元與該多個字線中的一字線耦連。存儲器包括多個位線。該多個存儲器單元中的每個存儲器單元與該多個位線中的一位線耦連。存儲器包括第一系統(tǒng)電壓供應端子、第二系統(tǒng)電壓供應端子、以及與第一系統(tǒng)電壓供應端子以及該多個存儲器單元中的存儲器單元的第一電壓供應節(jié)點耦連的電壓調(diào)節(jié)電路。在對處于第一模式中的該多個存儲器單元中的存儲器單元的訪問期間，電壓調(diào)節(jié)電路將第一系統(tǒng)電壓供應端子的電壓供應給單元的第一電壓供應節(jié)點使得訪問單元的電壓是第一電壓差。在對處于第二模式中的該多個存儲器單元中的存儲器單元的訪問期間，電壓調(diào)節(jié)電路將與第一系統(tǒng)電壓供應端子的電壓不同的電壓供應給單元的第一電壓供應節(jié)點使得單元兩端的電壓為小于第一電壓差的第二電壓差。另一種實施例包括一種操作包含存儲器單元的存儲器的方法。存儲器被配置以在正常電壓模式和低電壓模式中操作。該存儲器單元的每個存儲器單元都包括低電壓供應節(jié)點。該方法包括在正常電壓模式中，以系統(tǒng)接地供電電壓給存儲器單元的低電壓供應節(jié)點供電，以及一旦從正常電壓模式變換到低電壓模式，就以第二供電電壓給低電壓供應節(jié)點供電。第二供電電壓高于系統(tǒng)接地供電電壓，使得存儲器單元被配置為在低電壓模式中以比存儲器單元被配置為在正常電壓模式中于其下操作的在單元兩端的電壓更低的在單元兩端的電壓來操作。該方法包括使用該更低的在單元兩端的電壓來執(zhí)行對存儲器單元的子集的訪問。
對存儲器單元的訪問是讀取存儲于存儲器單元中的信息或者將信息寫入存儲器單元。雖然已經(jīng)示出并描述了本發(fā)明的特定的實施例，但是本領域技術人員應當意識到，在此基于教導，在不脫離本發(fā)明及其更廣泛的方面的情況下可以進行另外的改變和修改，并且因而，所附的權利要求書應當將在本發(fā)明的真正精神和范圍之內(nèi)的所有此類改變和修改包含于它們的范圍之內(nèi)。
權利要求
1.一種操作包括存儲器單元的存儲器的方法，所述方法包括執(zhí)行對所述存儲器單元的子集的第一訪問，同時維持所述存儲器單元兩端的第一電壓；執(zhí)行對所述存儲器單元的所述子集的第二訪問，同時維持所述存儲器單元兩端的第二電壓，所述第二電壓小于所述第一電壓；其中在執(zhí)行所述第一訪問和所述第二訪問期間，所述存儲器在第一電壓供應端子接收第一供電電壓以及在第二電壓供應端子接收第二供電電壓，其中所述第一電壓是所述第一供電電壓與所述第二供電電壓之間的差。
2.根據(jù)權利要求1所述的方法，其中所述第二訪問是讀取。
3.根據(jù)權利要求2所述的方法，還包括執(zhí)行對所述存儲器單元的子集的寫入，同時維持所述存儲器單元兩端的所述第二電壓。
4.根據(jù)權利要求2所述的方法，其中所述存儲器單元的子集中的每個存儲器單元與多個位線中的一個位線耦連； 所述第一訪問是讀??；其中對于所述第一訪問的所述讀取，所述多個位線的電壓擺幅是所述第一電壓； 其中對于所述第二訪問的所述讀取，所述多個位線的電壓擺幅是所述第二電壓。
5.根據(jù)權利要求1所述的方法，其中所述第二訪問是寫入。
6.根據(jù)權利要求5所述的方法，其中所述存儲器單元的子集中的每個存儲器單元與多個位線中的一個位線耦連； 所述第一訪問是寫入；其中對于所述第一訪問的所述寫入，所述多個位線的電壓擺幅是所述第一電壓； 其中對于所述第二訪問的所述寫入，所述多個位線的電壓擺幅是所述第二電壓。
7.根據(jù)權利要求1所述的方法，其中 所述存儲器單元的子集與字線耦連；其中在所述第一訪問期間，所述字線的斷言狀態(tài)與所述字線的未斷言狀態(tài)之間的電壓差是所述第一電壓；其中在所述第二訪問期間，所述字線的斷言狀態(tài)與所述字線的未斷言狀態(tài)之間的電壓差是所述第一電壓。
8.根據(jù)權利要求1所述的方法，其中所述存儲器單元中的每一個都包括第一電壓供應節(jié)點和第二電壓供應節(jié)點，其中存儲器單元兩端的電壓是所述第一電壓供應節(jié)點的電壓與所述第二電壓供應節(jié)點的電壓之間的電壓差；所述存儲器包括與所述第一電壓供應端子耦連的電壓調(diào)節(jié)電路； 在所述第一訪問期間，所述電壓調(diào)節(jié)電路將所述第一供電電壓提供給所述存儲器單元的子集的所述第一電壓供應節(jié)點；在所述第二訪問期間，所述電壓調(diào)節(jié)電路將第二供電電壓提供給所述存儲器單元的子集的所述第一電壓供應節(jié)點，所述第二供電電壓不同于所述第一供電電壓。
9.根據(jù)權利要求8所述的方法，其中所述第一供電電壓端子是系統(tǒng)接地端子； 所述第一供電電壓是系統(tǒng)接地； 所述第二供電電壓大于系統(tǒng)接地。
10.根據(jù)權利要求8所述的方法，其中所述第一電壓供應端子是高的系統(tǒng)供電電壓端子； 所述第一供電電壓是高的系統(tǒng)供電電壓； 所述第二供電電壓小于所述高的系統(tǒng)供電電壓。
11.一種存儲器，包括多個存儲器單元，所述多個存儲器單元中的每個存儲器單元包括第一電壓供應節(jié)點和第二電壓供應節(jié)點，其中在訪問所述多個存儲器單元中的單元期間所述單元的兩端的電壓是所述第一電壓供應節(jié)點的電壓與所述第二電壓供應節(jié)點的電壓之間的電壓差；多個字線，所述多個存儲器單元中的每個存儲器單元與所述多個字線中的一個字線耦連；多個位線，所述多個存儲器單元中的每個存儲器單元與所述多個位線中的一個位線耦連；第一系統(tǒng)電壓供應端子； 第二系統(tǒng)電壓供應端子；電壓調(diào)節(jié)電路，與所述第一系統(tǒng)電壓供應端子以及所述多個存儲器單元中的所述存儲器單元的所述第一電壓供應節(jié)點耦連；其中在處于第一模式時的所述多個存儲器單元中的存儲器單元的訪問期間，所述電壓調(diào)節(jié)電路將所述第一系統(tǒng)電壓供應端子的所述電壓供應給所述單元的所述第一電壓供應節(jié)點使得訪問所述單元的電壓是第一電壓差；其中在處于第二模式時的所述多個存儲器單元中的存儲器單元的訪問期間，所述電壓調(diào)節(jié)電路將與所述第一系統(tǒng)電壓供應端子的所述電壓不同的電壓供應給所述單元的所述第一電壓供應節(jié)點使得所述單元兩端的電壓為小于所述第一電壓差的第二電壓差。
12.根據(jù)權利要求11所述的存儲器，其中所述第一系統(tǒng)電壓供應端子是系統(tǒng)接地，并且所述第一電壓供應節(jié)點是所述多個存儲器單元中的所述存儲器單元的低電壓供應節(jié)點。
13.根據(jù)權利要求11所述的存儲器，其中所述第一系統(tǒng)電壓供應端子是系統(tǒng)高電壓供應端子，并且所述多個存儲器單元中的所述存儲器單元的所述第一電壓供應節(jié)點是所述多個存儲器單元中的所述存儲器單元的高電壓供應節(jié)點。
14.根據(jù)權利要求11所述的存儲器，其中在所述第一模式中對所述多個存儲器單元中的存儲器單元的存儲器訪問期間，在耦連至所述存儲器單元的字線的斷言狀態(tài)與所述字線的未斷言狀態(tài)之間的電壓差是所述第一電壓差；在所述第二模式中對所述多個存儲器單元中的存儲器單元的存儲器訪問期間，在耦連至所述存儲器單元的字線的斷言狀態(tài)與所述字線的未斷言狀態(tài)之間的電壓差是所述第一電壓差。
15.根據(jù)權利要求11所述的存儲器，其中在所述第一模式中對所述多個存儲器單元中的存儲器單元的存儲器訪問期間，所述多個位線中的與所述存儲器單元耦連的位線的電壓擺幅是所述第一電壓差；在所述第二模式中對所述多個存儲器單元中的存儲器單元的存儲器訪問期間，所述多個位線中的與所述存儲器單元耦連的位線的電壓擺幅是所述第二電壓差。
16.根據(jù)權利要求11所述的存儲器，其中在第一模式中對所述多個存儲器單元中的存儲器單元的訪問期間，所述訪問的特征在于是寫入訪問；在第二模式中對所述多個存儲器單元中的存儲器單元的訪問期間，所述訪問的特征在于是寫入訪問。
17.根據(jù)權利要求11所述的存儲器，其中所述多個存儲器單元中的每個存儲器單元是 SRAM存儲器單元。
18.根據(jù)權利要求11所述的存儲器，其中所述多個存儲器單元中的每個存儲器單元是 8晶體管存儲器單元。
19.一種操作包括存儲器單元的存儲器的方法，其中所述存儲器被配置為在正常電壓模式和低電壓模式中操作，其中所述存儲器單元中的每個存儲器單元都包括低電壓供應節(jié)點，所述方法包括在所述正常電壓模式中，以系統(tǒng)接地供電電壓給所述存儲器單元的所述低電壓供應節(jié)點供電；一旦從所述正常電壓模式變換到所述低電壓模式，則以第二供電電壓給所述低電壓供應節(jié)點供電，其中所述第二供電電壓高于所述系統(tǒng)接地供電電壓，使得所述存儲器單元被配置為在所述低電壓模式中以比所述存儲器單元被配置在所述正常電壓模式中工作于所述單元兩端的電壓更低的在所述單元兩端的電壓來工作；以及使用所述更低的在所述單元兩端的電壓來執(zhí)行對所述存儲器單元的子集的訪問。
20.根據(jù)權利要求19所述的方法，其中所述存儲器還包括多個寫位線，每個寫位線與多個位線驅(qū)動器中的一個位線驅(qū)動器耦連，所述多個位線驅(qū)動器的每個位線驅(qū)動器包括低電壓供應節(jié)點，所述方法還包括在正常電壓模式期間，將所述系統(tǒng)接地供電電壓供應給所述多個位線驅(qū)動器的所述低電壓供應節(jié)點；在低電壓模式期間，將所述第二供電電壓供應給所述多個位線驅(qū)動器的所述低電壓供應節(jié)點。
全文摘要
一種包括存儲器單元(113、117、115、119)的存儲器，其中該存儲器被配置以在正常電壓模式和低電壓模式中操作。方法包括在正常電壓模式期間，在存儲器單元的每個單元兩端的第一電壓之下操作存儲器單元。方法還包括在從正常電壓模式變換到低電壓模式時，在存儲器單元的每個單元兩端的第二電壓之下操作存儲器單元，其中第二電壓低于第一電壓。方法還包括在維持存儲器單元兩端的第二電壓的同時執(zhí)行對存儲器單元的子集的訪問。
文檔編號G11C11/413GK102376351SQ20111022173
公開日2012年3月14日 申請日期2011年8月4日 優(yōu)先權日2010年8月4日
發(fā)明者A·C·拉塞爾, H·B·恩古延, R·拉瑪拉朱, T·L·庫珀 申請人:飛思卡爾半導體公司