一種低電壓高性能低功耗c單元的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種C單元，尤其是涉及一種低電壓高性能低功耗C單元。
【背景技術(shù)】
[0002] 隨著集成電路工藝進入納米尺度，芯片集成度增加，時鐘頻率加快，導(dǎo)致芯片動態(tài) 功耗的快速增加。動態(tài)功耗的增大帶來了很多的問題，如：功耗增大所引起的溫度升高將使 器件可靠性和穩(wěn)定性下降，同時也帶來封裝和散熱問題。芯片功耗增大另一個問題就是能 源過渡消耗和環(huán)保問題。隨著電子設(shè)備的廣泛使用，在未來幾年電子設(shè)備的用電費將超過 硬件成本的花費。另外，隨著筆記本電腦、手機、無線傳感節(jié)點等電池供電設(shè)備廣泛應(yīng)用，對 電池的續(xù)航時間提出了嚴(yán)苛的要求。
[0003] 與此同時，納米CMOS集成電路工藝閾值電壓的下降導(dǎo)致漏電流呈指數(shù)形式增大， 造成了漏功耗迅速增大，漏功耗逐漸成為芯片功耗的主要組成部分。當(dāng)前同步電路是集成 電路設(shè)計的主流，占據(jù)著大部分集成電路芯片市場。進入納米工藝后，同步電路工作特點的 固有局限性和缺陷越來越明顯，比如：時鐘網(wǎng)絡(luò)由于時鐘翻轉(zhuǎn)引起的無用功耗以及主頻增 加引起的時鐘功耗的不斷增加，高速同步電路芯片已經(jīng)得出時鐘網(wǎng)絡(luò)所花費的功耗占據(jù)總 功耗的比例30-35%。
[0004] 鑒于同步電路在低功耗設(shè)計上面所面臨的巨大挑戰(zhàn)，異步電路設(shè)計受到了低 功耗設(shè)計者的重視。異步電路采用局部握手機制取代全局時鐘實現(xiàn)模塊之間的通信， 這種通信模式使得異步電路在速度、功耗、電磁輻射、信號完整性等方面具有潛在的優(yōu) 勢。但是異步電路依然面臨CMOS工藝進入納米級所帶來的動態(tài)功耗與日益嚴(yán)重的漏功 耗不斷增大問題，異步電路亦需要發(fā)展相應(yīng)的低功耗設(shè)計技術(shù)。異步電路動態(tài)功耗的 減小可以借鑒傳統(tǒng)同步電路的設(shè)計方法，如降低電源電壓、減小開關(guān)活動性等。異步電 路的正確有序運行依賴于局部握手信號，而C單元是實現(xiàn)握手信號的關(guān)鍵單元，傳統(tǒng)的 C單元的符號圖如圖 1 所不。文獻：A.J.Martin,"Formalprogramtransformations forVLSIcircuitsynthesis"，in:FormalDevelopmentofProgramsandProofs,E. W.Dijkstra,ed. ,Addison-Wesley,pp. 59-80, 1989?中披露了一種傳統(tǒng)的弱反饋C單元， 該弱反饋C單元的電路圖如圖2所示。傳統(tǒng)的弱反饋C單元包括由兩個PM0S管組成的上拉 單元、由兩個NM0S管組成的下拉單元和兩個反相器，該傳統(tǒng)的弱反饋C單元結(jié)構(gòu)簡單，速度 快，但其沒有考慮功耗抑制技術(shù)，若應(yīng)用于低電壓（0.5V)環(huán)境中，動態(tài)功耗和漏功耗較大， 不適應(yīng)于低電壓低功耗環(huán)境中。
[0005] 此外，研宄表明：C單元也可應(yīng)用于時鐘電路和存儲電路。鑒此，設(shè)計一款可應(yīng)用 于低電壓環(huán)境中的低電壓高性能低功耗C單元具有重要意義。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明所要解決的技術(shù)問題是提供一種動態(tài)功耗和漏功耗均較小的低電壓高性 能低功耗C單元，該低電壓高性能低功耗C單元可應(yīng)用于低電壓環(huán)境中，低電壓（0.5V)環(huán) 境中具有明顯的低功耗特性。
[0007] 本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種低電壓高性能低功耗C單 元，包括PMOS上拉單元和NMOS下拉單元，所述的PMOS上拉單元包括第一PMOS管和第二 PMOS管，所述的第一PMOS管的源極、所述的第一PMOS管的襯底和所述的第二PMOS管的襯 底均接入電源，所述的第一PMOS管的漏極和所述的第二PMOS管的源極連接，所述的第二 PMOS管的漏極和所述的第一NM0S管的漏極連接，所述的第一NM0S管的源極和所述的第二 NM0S管的漏極連接，所述的第一NM0S管的襯底、所述的第二NM0S管的源極和所述的第二 NM0S管的襯底均接地，所述的第一PMOS管的柵極和所述的第二NM0S管的柵極連接且其連 接端為第一信號輸入端，所述的第二PMOS管的柵極和所述的第一NM0S管的柵極連接且其 連接端為第二信號輸入端，所述的低電壓高性能低功耗C單元還包括信號驅(qū)動門、弱反饋 門和地反饋門；
[0008] 所述的信號驅(qū)動門包括第三PMOS管和第三NM0S管，所述的弱反饋門包括第四 PMOS管和第四NM0S管，所述的地反饋門包括第五NM0S管；所述的第三PMOS管的源極、所 述的第三PMOS管的襯底、所述的第四PMOS管的源極和所述的第四PMOS管的襯底均接入電 源，所述的第三PMOS管的漏極、所述的第三NM0S管的漏極、所述的第四PMOS管的柵極和所 述的第四NM0S管的柵極連接且其連接端為信號輸出端，所述的第三PMOS管的柵極、所述的 第三NM0S管的柵極、所述的第四PMOS管的漏極、所述的第四NM0S管的漏極和所述的第五 NM0S管的柵極均與所述的第二PMOS管的漏極連接，所述的第三NM0S管的源極、所述的第 四NM0S管的源極和所述的第五NM0S管的漏極連接，所述的第五NM0S管的源極、所述的第 五NM0S管的襯底、所述的第三PMOS管的襯底以及第四PMOS管的襯底接地。
[0009] 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于通過信號驅(qū)動門和弱反饋門組成的互鎖反相 器來保存數(shù)據(jù)，通過地反饋門來控制信號驅(qū)動門和弱反饋門的工作狀態(tài)，第一信號輸入端 和第二信號輸入端接入的輸入信號時，信號驅(qū)動門和弱反饋門或者工作在弱工作狀態(tài)使電 流減小，或者受地反饋門控制功耗急劇降低，使低電壓高性能低功耗C單元動態(tài)功耗和漏 功耗均較小，可應(yīng)用于低電壓環(huán)境中；本發(fā)明的低電壓高性能低功耗C單元電路結(jié)構(gòu)簡單 明了，在NCSUPTM45nmCMOS工藝，電源電壓0. 5V，第一信號輸入端接入的第一輸入信號的 頻率為100MHz，第二信號輸入端接入的第二輸入信號B的頻率為50MHz條件下，和傳統(tǒng)弱反 饋C單元相比較，減少了 49. 6 %的動態(tài)功耗，減少了 11. 1 %的靜態(tài)功耗，節(jié)省了 34. 3 %的延 遲，在深亞微米CMOS工藝下，非常適合作為數(shù)字電路標(biāo)準(zhǔn)單元應(yīng)用于低功耗異步電路集成 電路設(shè)計。
【附圖說明】
[0010] 圖1為傳統(tǒng)的C單元的符號圖；
[0011] 圖2為傳統(tǒng)的弱反饋C單元的電路圖；
[0012] 圖3為本發(fā)明的低電壓高性能低功耗C單元的電路圖。
【具體實施方式】
[0013] 以下結(jié)合附圖實施例對本發(fā)明作進一步詳細(xì)描述。
[0014] 實施例：如圖3所示，一種低電壓高性能低功耗C單元，包括PMOS上拉單元和NM0S 下拉單元，PMOS上拉單元包括第一PMOS管P1和第二PMOS管P2,第一PMOS管P1的源極、 第一PM0S管P1的襯底和第二PM0S管P2的襯底均接入電源，第一PM0S管P1的漏極和第 二PMOS管P2的源極連接，第二PMOS管P2的漏極和第一NM0S管N1的漏極連接，第一NM0S 管N1的源極和第二NM0S管N2的漏極連接，第一NM0S管N1的襯底、第二NM0S管N2的源 極和第二NM0S管N2的襯底均接地，第一PMOS管P1的柵極和第二NM0S管N1的柵極連接 且其連接端為第一信號輸入端，第二PMOS管P2的柵極和第一NM0S管N2的柵極連接且其 連接端為第二信號輸入端，低電壓高性能低功耗C