專利名稱：具有減小的電荷通量的非易失性存儲器的制作方法
技術領域：
本發(fā)明總體上涉及非易失性存儲器，更具體來講，涉及具有減小的電荷通量 (fluence)的非易失性存儲器。
背景技術：
薄膜貯存非易失性存儲器陣列存在著電荷陷阱(trap-up)的問題。具體來講，重 復地寫入/擦除循環(huán)導致電子被陷阱捕獲在薄膜貯存單元的電介質層中。這是因為每當對 存儲器單元進行擦除和編程時，電子被隧穿進和隧穿出存儲器單元的懸浮柵。正隧穿的一 些電子被陷阱捕獲在懸浮柵的電介質層中。被陷阱捕獲的電子降低了非易失性存儲器的寫 入/擦除的耐久性。被陷阱捕獲的電子的數(shù)量隨著閾值電壓窗口而變化，即，隨著處于編程 狀態(tài)的存儲器單元的閾值電壓和處于擦除狀態(tài)的存儲器單元的閾值電壓之差而變化。常規(guī) 的非易失性存儲器具有大的閾值電壓窗口，由此導致大量的電子被陷阱捕獲在與這些非易 失性存儲器對應的薄膜貯存單元的電介質層中。如以上所說明的，這樣降低了這種非易失 性存儲器的寫入/擦除的耐久性。因此，需要一種具有減小的電荷通量的非易失性存儲器。


通過附圖，以示例性的方式而不是限制性的方式來示出本發(fā)明，在附圖中，類似的 標號表示類似的元件。圖中的元件是為了簡便和清楚起見示出的，并且不必按比例繪制。圖1示出示例性非易失性存儲器的框圖；圖2示出圖1中的示例性非易失存儲器的一部分的圖示；圖3示出用于圖1中的示例性非易失性存儲器的示例性尋址方案的圖示；圖4示出用于評估圖1中的非易失性存儲器的示例性方法的流程圖；圖5示出用于圖1中的示例性非易失性存儲器的示例性存儲器位單元(bitcell) 的圖示；以及圖6示出用于圖1中的示例性非易失性存儲器的示例性位線的圖示。
具體實施例方式如本文所使用的，術語“總線”是指可用于傳輸諸如數(shù)據(jù)、地址、控制或狀態(tài)的一種 或多種類型的信息的多個信號或導體。本文所討論的導體可以被圖示或描述為單個導體、 多個導體、單向導體或雙向導體。然而，不同的實施例可以變化導體的實施方式。例如，可 以使用單獨的單向導體而非雙向導體，反之亦然。另外，可以利用串行地或者采用時分復用 方式來傳輸多個信號的單個導體來替代多個導體。同樣，攜載多個信號的單個導體可以被 分成攜帶這些信號的子集的多個不同導體。因此，對于傳輸信號，存在許多選擇。當涉及使信號、狀態(tài)位或類似裝置的表達分別成為其邏輯真或邏輯假狀態(tài)時，本 文使用術語“斷言”(assert)或“設置”和“否定”(或“否認”或“清除”)。如果邏輯真狀態(tài)是邏輯電平1，則邏輯假狀態(tài)是邏輯電平0。并且，如果邏輯真狀態(tài)是邏輯電平0，則邏輯 假狀態(tài)是邏輯電平1。本文描述的每個信號可以被設計為正或負邏輯，其中，可以用信號名稱上方的橫 線或名稱后的星號(*)表示負邏輯。就負邏輯信號而言，信號是低位有效的，其中邏輯真狀 態(tài)對應于邏輯電平0。就正邏輯信號而言，信號是高位有效的，其中邏輯真狀態(tài)對應于邏輯 電平1。本文描述的任何信號可以被設計為負和正邏輯信號中的任一者。因此，在可供選擇 的實施例中，被描述為正邏輯信號的這些信號可以被實現(xiàn)為負邏輯信號，并且被描述為負 邏輯信號的這些信號可以被實現(xiàn)為正邏輯信號。通過實例的方式，具有不同所需特性的兩個不同的非易失性存儲器單元的特征在 于具有不同的跨導。使用第一通量對集成電路的第一非易失性存儲器(NVM)位進行編程/ 擦除循環(huán)。第一 NVM位具有第一跨導。使用第二通量對集成電路的第二 NVM位進行編程/ 擦除循環(huán)。如本文所使用的，術語“通量”是指貫穿單元區(qū)域的電子和空穴的數(shù)量，或者是 跨過單元區(qū)域的電子或空穴的流速的任何其它量度。第二 NVM位具有第二跨導。第一跨導 大于第二跨導。第二通量大于第一通量。結果是，在跨導較高的第一 NVM位中出現(xiàn)的陷阱 捕獲較少，因此第一 NVM位具有較高的耐久性。希望耐久性較低的第二 NVM位較小，由此由 于其具有較低的跨導而比較便宜。在一個方面，提供了如下一種方法，該方法包括使用第一通量對集成電路的第一 非易失性存儲器(NVM)位進行編程/擦除循環(huán)，其中，第一 NVM位具有第一跨導。該方法還 包括使用第二通量對集成電路的第二 NVM位進行編程/擦除循環(huán)，其中，第二 NVM位具有第 二跨導，并且其中第一跨導大于第二跨導并且第二通量大于第一通量。在另一個方面，提供了一種存儲器，該存儲器包括具有第一跨導的第一非易失性 存儲器(NVM)位。該存儲器還包括第二 NVM位，第二 NVM位具有小于第一跨導的第二跨導。 該存儲器還包括與第一和第二 NVM位聯(lián)接的編程/擦除電路，該電路使用第一通量對第一 NVM位進行編程/擦除循環(huán)，并且使用第二通量對第二 NVM位進行編程/擦除循環(huán)，其中第 一通量小于第二通量。圖1示出示例性非易失性存儲器10的框圖。非易失性存儲器10可以包括存儲 器陣列12、列選擇14、感應放大器16、控制柵和源解碼器18、選擇柵解碼器20、地址解碼器 22、地址匹配電路24、程序加載電路26、和狀態(tài)機30。存儲器陣列12可以包括存儲器位單 元，該位單元可以以扇區(qū)來進行組織，例如扇區(qū)0 13、扇區(qū)1 15、扇區(qū)2 17和扇區(qū)N 19。諸 如處理器的用于對非易失性存儲器10進行存取操作的任何其它裝置可以將地址放置在列 地址總線27和行地址總線29上。非易失性存儲器10可以是獨立式存儲器或者可以與微控 制器一起包括在同一集成電路上。在一個實施例中，非易失性存儲器10可以包括薄膜貯存 存儲器單元。薄膜貯存存儲器單元可以包括夾在兩個電介質層之間的電荷貯存層，例如納 米晶層。狀態(tài)機30可以控制對存儲器陣列12的存儲器單元進行讀取、編程和擦除的各種 方面。例如，響應于用戶輸入，狀態(tài)機30可以向非易失性存儲器10提供行地址和列地址。 響應于扇區(qū)構造信號，地址匹配電路24可以引導列選擇14，以只將包括存儲器陣列12的位 線中的一個位線聯(lián)接到感應放大器16。在一個實施例中，非易失性存儲器10可以按常規(guī)方式工作，不同之處在于，在某 些情形下，通過操縱地址控制邏輯(例如，地址解碼器22和列選擇14)，可以并行地讀取多個存儲器單元。換言之，替代單個單元NOR的構造，可以使用四單元并行的構造。通過實例 的方式，地址匹配電路24可以接收扇區(qū)構造信號，該信號可以向地址匹配電路24提供關于 可以并行讀取哪一個存儲器單元的信息。扇區(qū)構造可以在設計/制造非易失性存儲器時設 置，或者可以由非易失性存儲器的用戶進行編程。在接收了與讀取操作對應的地址之后，地 址匹配電路24可以將接收到的地址與被構造成具有可以被并行讀取的存儲器單元的那些 扇區(qū)對應的地址相比較。如果存在匹配，則地址匹配電路24可以向地址解碼器22提供合 適的控制信號，以使得能夠并行讀取多個存儲器單元。圖2示出圖1中的示例性非易失性存儲器10的部分32的圖示。部分32可以包 括多個非易失性存儲器單元，例如非易失性存儲器單元34、36、38和40。這些非易失性存儲 器單元中的每個可以聯(lián)接到位線，例如位線52、54、56和58。非易失性存儲器單元中的每個 還可以聯(lián)接到選擇柵線60和控制柵線62。非易失性存儲器單元34、36、38和40的源極端 子可以聯(lián)接到標記為源極的線。對選擇柵線60上的信號的斷言將會把非易失性存儲器單 元34、36、38和40中的每個聯(lián)接到它們各自的位線上。對于讀取操作而言，控制柵線62可 以保持在適于讀取操作的偏置電壓。對于擦除/編程操作而言，可以使所選擇的控制柵成 為適于擦除或編程的高電勢。通過選擇性斷言列選擇線CO、Cl、C2和C3上的信號，晶體管 42、44、46和48中的任一個可以導通。如果例如晶體管42和44導通，則位線52和54可以 聯(lián)接在一起。如果例如，晶體管42、44、46和48導通，則位線52、54、56和58可以聯(lián)接在一 起，以連接非易失性存儲器單元52、54、56和58的漏極?？梢园闯Ｒ?guī)方式由感應放大器50 感測所聯(lián)接的位線上的信號，以檢測所感測的一個或多個非易失性存儲器單元是否處于編 程狀態(tài)或擦除狀態(tài)。當與多個非易失性存儲器單元對應的位線如圖2所示聯(lián)接在一起時， 讀取存儲器單元所需的閾值電壓增大，繼而減小了閾值窗口(編程電壓和擦除電壓之間的 Δ (增量))，因此改進了這些存儲器單元的耐久性。雖然圖2示出了在其中選擇性聯(lián)接晶 體管的漏極的實施例，但是它們可以永久性地聯(lián)接。此外，雖然圖2示出聯(lián)接四列的實施方 式，但是可以聯(lián)接另外的列或聯(lián)接更少的列。另外，雖然圖2示出非易失性存儲器的列狀聯(lián) 接的實施方式，但是非易失性存儲器可以按行狀方式實施。作為行狀實施方式的一部分，可 以使用行選擇信號(未示出)來并行地聯(lián)接四行，由此并行聯(lián)接四行而不是并行聯(lián)接四列。圖3示出了用于圖1中的示例性非易失性存儲器10的示例性尋址方案70的圖 示?？梢允褂脠D3所示的尋址方案，對每個非易失性存儲器單元進行尋址。塊72可以向控 制柵和源解碼器18以及選擇柵解碼器20提供非易失性存儲器單元的塊地址。在一個實施 例中，塊72地址可以對應于較高次序的行地址位。行74可以向控制柵和源解碼器18以及 選擇柵解碼器20提供非易失性存儲器單元的行地址。列76可以向地址解碼器22提供列 地址。列76還可以包括子地址78，該子地址78可以指示地址解碼器22 (如果存在地址解 碼器22的話)，位線聯(lián)接在一起用于讀取的目的。例如，列選擇14可以使用存儲在子地址 域中的信息，以對諸如C0、C1、C2和C3的列選擇線上的合適信號進行斷言。雖然沒有在圖 3中示出，但是如果使用了行狀實施方式，則尋址方案70可以包括子地址域，其包括與哪一 個行選擇信號應該被斷言相關的信息。圖4示出用于存取圖1中的非易失性存儲器10的示例性方法的流程圖。通過實 例的方法，圖4示出如下方法，S卩，如果檢測到作為高耐久性扇區(qū)的一部分，則按四個步驟 對存儲器單元進行編程；如果檢測到作為非高耐久性扇區(qū)的一部分，則按一個步驟對存儲
6器單元進行編程。在一個實施例中，通過向存儲器貯存元件(例如，與存儲器單元對應的納 米晶層)添加電子，可以對存儲器單元進行編程，并且通過從存儲器貯存元件(例如，納米 晶貯存層)中去除電子，可以對存儲器單元進行擦除。通過非易失性存儲器中合適的控制 邏輯，可以實現(xiàn)該流程圖。在一個實施例中，可以通過圖1中的狀態(tài)機30執(zhí)行圖4中所示 的步驟。在步驟82中，狀態(tài)機30可以確定讀取請求是用于讀取高耐久位，還是用于標準的 耐久位。如果在步驟82中，如果確定了讀取請求不是用于高耐久位存儲器單元，則在步驟 84中，狀態(tài)機30可以讀取標準耐久位的選擇的存儲器單元。如果讀取操作導致通過(步驟 86)，則該過程可以結束(步驟90)。然而，如果讀取操作導致失敗，則在步驟88中，狀態(tài)機 30可以對所選擇的存儲器單元進行編程。仍然參照圖4，如果在步驟82中確定了讀取請求用于高耐久位，則在步驟92中狀 態(tài)機30可以將子地址78域設置為0。接著，在步驟94中，狀態(tài)機30可以讀取高耐久位的 選擇的存儲器單元。如果讀取操作導致通過(步驟96)，則在步驟100中，狀態(tài)機30可以檢 查是否已經(jīng)讀取了與最后的子地址對應的存儲器單元。然而，如果讀取操作導致失敗，則在 步驟98中，由狀態(tài)機30對所選擇的存儲器單元進行編程。返回參照到步驟100，如果已經(jīng) 讀取了最后的子地址，則狀態(tài)機30可以將子地址域的值加1 (步驟102)，并且讀取高耐久 位的下一個的選擇的存儲器單元，并且在讀取了所有所選擇的存儲器單元之前，進程一直 繼續(xù)重復。雖然圖4示出了按特定次序執(zhí)行的特定步驟，但是狀態(tài)機30可以按不同的次序 執(zhí)行另外的和/或更少的步驟。另外，雖然在圖4中這些步驟被描述為是由狀態(tài)機30執(zhí)行 的，但是其它塊/電路也可以單獨執(zhí)行這些步驟或者與狀態(tài)機30和/或其它塊/電路結合 起來執(zhí)行這些步驟。圖5示出用于圖1中的示例性非易失性存儲器的示例性存儲器位單元110的圖 示。存儲器位單元Iio可以包括具有兩個晶體管112和114的襯底111。晶體管112可以 具有源/漏極端(未示出)和控制柵116。諸如納米晶層118的貯存層可以夾在控制柵116 和晶體管112的溝道之間。晶體管114可以具有源/漏極端(未示出)和控制柵122。諸 如納米晶124的貯存層可以夾在控制柵122和晶體管114的溝道之間。在一個實施例中， 晶體管114的溝道寬度可以大于晶體管112的溝道寬度，如圖5所示。通過實例的方式，晶 體管112可以具有0. 28 μ m的溝道寬度，晶體管114可以具有1. 12 μ m的溝道寬度(有效 寬度為晶體管112的寬度的四倍)。晶體管112和114中的任一個可以經(jīng)受編程/擦除循 環(huán)。通過向與晶體管112和114中的每個對應的納米晶層添加電子，可以對晶體管112和 114進行編程。通過從與晶體管112和114中的每個對應的納米晶層中去除電子，可以對晶 體管112和114進行擦除。在一個實施例中，晶體管112可以是存儲器陣列12的SECT0R0 13的一部分，而晶體管114可以是諸如存儲器陣列12 SECTOR 1 15的另一個扇區(qū)的一部 分。這樣，具有不同跨導和通量水平的晶體管112和114可以用于非易失性存儲器的不同 部分中。通過實例的方式，具有較高通量的晶體管112可以用于比非易失性存儲器的其它 區(qū)域接收更多編程/擦除循環(huán)的非易失性存儲器的區(qū)域中。另一方面，具有較低通量的晶 體管114可以用于比非易失性存儲器的其它區(qū)域接收更少編程/擦除循環(huán)的非易失性存儲 器的區(qū)域中。在一個實施例中，可以分別對晶體管112和114進行編程。在一個實施例中， 可以同時擦除晶體管112和114。雖然圖5示出非易失性存儲器位單元的具體實施方式
，但 是也可以使用其它實施方式。在一個實施例中，非易失性存儲器單元可以是分離式柵存儲
7器單元。圖6示出用于圖1中的示例性非易失性存儲器的示例性位線130的圖示。位線130 可以包括晶體管132、134、136和138。這些晶體管的控制柵可以一起綁定到控制柵(CG) 信號，這些晶體管的選擇柵可以一起綁定到選擇柵(SG)信號。這些晶體管的源極端可以一 起綁定到源極信號線。如圖6所示，這些晶體管的漏極可以永久地聯(lián)接到位線。在操作過 程中，可以通過向晶體管132、134、136和138的控制柵(CG)施加高正電壓來擦除這些晶體 管，此時這些晶體管的所有其它端都接地，從而造成電子從諸如納米晶貯存層的存儲器貯 存元件中隧穿通過控制柵。另外，可以通過向晶體管132、134、136和138的控制柵(CG)和 源極端子施加高正電壓并且向選擇柵(SG)端子施加正電壓，而對這些晶體管進行編程。通 過非易失性存儲器單元的電流導通將導致電子被陷阱捕獲到諸如納米晶貯存層的存儲器 貯存元件中。高耐久性扇區(qū)中的存儲器單元和非高耐久性扇區(qū)中存儲器單元可以共用位線 130或者可以具有單獨的非共用位線。因為就大部分情況而言，實施本發(fā)明的設備是由本領域技術人員已知的電子組件 和電路組成的，所以將不以任何比上述被認為是必要的更高的程度來說明電路細節(jié)，以理 解和領會本發(fā)明潛在的構思并且不模糊或轉移本發(fā)明的教導。因此，要理解的是，本文所述的構造只是示例性的，事實上，可以實施許多其它構 造，這些構造實現(xiàn)相同的功能性。抽象地，但仍然出于明確的含義地，用于實現(xiàn)相同功能性 的任何組件的布置是有效“相關的”，以使得實現(xiàn)了所需的功能性。因此，本文組合起來實現(xiàn) 特定功能性的任何兩個組件可以被視為彼此“相關”，以使得實現(xiàn)了所需的功能性，而這與 構造或中間組件無關。同樣，如此相關的任何兩個組件還可以被視為是彼此“可操作地連 接”或“可操作地聯(lián)接”，以實現(xiàn)所需的功能性。雖然本文參照具體實施例描述了本發(fā)明，但是在不脫離如權利要求所述的本發(fā)明 的范圍的情況下，可以進行各種修改和變化。因此，說明書和附圖將被當作是示例性的而非 限制性的，所有這類修改旨在被包括在本發(fā)明的范圍內。本文關于具體實施例而描述的任 何益處、優(yōu)點或問題的解決方法都不意圖被理解為是任何或全部權利要求的關鍵的、所需 的或必要的特征或元件。本文所使用的術語“聯(lián)接”不意圖被限于直接聯(lián)接或機械聯(lián)接。另外，本文所使用的術語“一”(a或an)被定義為一個或不止一個。另外，在權利 要求中使用諸如“至少一個”和“一個或多個”的引語應該不被理解為暗示著由不定冠詞 “一”(a或an)引入的另一任何權利要求的元素將包含這類引入的權利要求的元素的任何 特定權利要求限制成只含有一個這類元件的發(fā)明，即使當相同的權利要求包括引語“一個 或多個”或“至少一個”以及不定冠詞“一”(a或an)時也是如此。對于定冠詞的情況，也是 如此。除非特別說明，使用諸如“第一”和“第二”的術語來任意地區(qū)分由這類術語描述 的元件。因此，這些術語不必意圖表示這類元件的時間上或其它方面的優(yōu)先次序。
權利要求
一種方法，包括使用第一通量對集成電路的第一非易失性存儲器(NVM)位進行編程/擦除循環(huán)，其中，所述第一NVM位具有第一跨導；以及使用第二通量對所述集成電路的第二NVM位進行編程/擦除循環(huán)，其中，所述第二NVM位具有第二跨導，并且其中，所述第一跨導大于所述第二跨導并且所述第二通量大于所述第一通量。
2.根據(jù)權利要求1所述的方法，其中，對第一NVM位進行編程/擦除循環(huán)的步驟的特征 還在于，所述第一 NVM位包括用于讀取的并行聯(lián)接的多個NVM單元。
3.根據(jù)權利要求2所述的方法，其中，對第一NVM位進行編程/擦除循環(huán)的步驟的特征 還在于，分別對所述多個NVM單元中的每個單獨進行編程。
4.根據(jù)權利要求3所述的方法，其中，對第一NVM位進行編程/擦除循環(huán)的步驟的特征 還在于，同時對所述多個NVM單元進行擦除。
5.根據(jù)權利要求4所述的方法，還包括單獨讀取所述多個NVM單元中的每個NVM單元。
6.根據(jù)權利要求2所述的方法，其中，對第一NVM位進行編程/擦除循環(huán)的步驟的特征 還在于，所述多個NVM單元包括具有永久連接在一起的漏極的晶體管。
7.根據(jù)權利要求1所述的方法，其中對第一 NVM位進行編程/擦除循環(huán)的步驟的特征還在于，所述第一 NVM位包括具有第 一溝道寬度的第一晶體管；以及對第二 NVM位進行編程/擦除循環(huán)的步驟的特征還在于，所述第二 NVM位包括具有第 二溝道寬度的第二晶體管；以及所述第一溝道寬度大于所述第二溝道寬度。
8.根據(jù)權利要求7所述的方法，其中對第一 NVM位進行編程/擦除循環(huán)的步驟的特征還在于，所述第一晶體管具有第一納 米晶貯存層；以及對第二 NVM位進行編程/擦除循環(huán)的步驟的特征還在于，所述第二晶體管具有第二納 米晶貯存層。
9.根據(jù)權利要求8所述的方法，其中，對第一NVM位進行編程/擦除循環(huán)的步驟的特征 還在于，從所述第一納米晶層去除電子，以實現(xiàn)所述第一 NVM位的擦除，以及向所述第一納 米晶層增加電子，以實現(xiàn)所述第一 NVM位的編程。
10.根據(jù)權利要求1所述的方法，其中對第一 NVM位進行編程/擦除循環(huán)的步驟的特征還在于，所述第一 NVM位在第一存儲 器陣列中處于第一扇區(qū)中；以及對第二 NVM位進行編程/擦除循環(huán)的步驟的特征還在于，所述第二 NVM位在所述第一 存儲器陣列中處于第二扇區(qū)中。
11.一種存儲器，包括第一非易失性存儲器(NVM)位，所述第一 NVM位具有第一跨導； 第二 NVM位，所述第二 NVM位具有小于所述第一跨導的第二跨導；以及編程/擦除電路，所述編程/擦除電路與所述第一 NVM位和所述第二 NVM位聯(lián)接，使用 第一通量對所述第一 NVM位進行編程/擦除循環(huán)，并使用第二通量對所述第二 NVM位進行 編程/擦除循環(huán)，其中所述第一通量小于所述第二通量。
12.根據(jù)權利要求11所述的存儲器，其中，所述第一NVM位包括與存儲器陣列的多個位 線聯(lián)接的多個NVM單元，所述存儲器還包括列選擇電路，所述列選擇電路與所述多個位線聯(lián)接；以及地址解碼器，所述地址解碼器與所述列選擇電路聯(lián)接，接收地址信號，并且響應于表示 選擇了所述第一 NVM位的地址信號將所述多個位線聯(lián)接在一起。
13.根據(jù)權利要求12所述的存儲器，還包括地址匹配電路，所述地址匹配電路與所述 地址解碼器聯(lián)接，確定所述地址解碼器是否將所述多個位線聯(lián)接在一起。
14.根據(jù)權利要求13所述的存儲器，還包括感應放大器，其中，所述地址匹配電路引導 所述列選擇電路，以響應于構造信號只將所述多個位線中的一個位線聯(lián)接到所述感應放大器。
15.根據(jù)權利要求12所述的存儲器，其中，所述多個NVM單元中的每個具有第一溝道寬 度，并且所述第二 NVM位包括具有所述第一溝道寬度的晶體管。
全文摘要
本發(fā)明提供了一種方法，該方法包括使用第一通量對集成電路(10)的第一非易失性存儲器(NVM)位(114)進行編程/擦除循環(huán)，其中所述第一NVM位具有第一跨導。該方法還包括使用第二通量對集成電路的第二NVM位(112)進行編程/擦除循環(huán)，其中所述第二NVM位具有第二跨導，并且其中所述第一跨導大于所述第二跨導，并且所述第二通量大于所述第一通量。
文檔編號G11C16/12GK101911209SQ200980101789
公開日2010年12月8日 申請日期2009年1月5日 優(yōu)先權日2008年1月16日
發(fā)明者羅納德·J·希茲德克 申請人:飛思卡爾半導體公司