專利名稱：具有多個單元基底的與非閃速存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及NAND (與非)閃速存儲器。具體而言，本發(fā)明涉及擦除NAND閃速 存儲器單元。
背景技術(shù)：
閃速存儲器是一類經(jīng)常使用的非易失性存儲器，廣泛用作消費類電子產(chǎn)品和大規(guī) 模存儲應(yīng)用的存儲裝置。閃速存儲器在如數(shù)字音頻/視頻播放器、蜂窩電話和數(shù)碼相機等 流行的消費類產(chǎn)品中普遍使用，用于存儲應(yīng)用數(shù)據(jù)和/或媒體數(shù)據(jù)。閃速存儲器還可以用 作專用的存儲裝置，如作為可插在個人計算機的通用串行端口(USB)中的便攜式閃速驅(qū)動 器，以及作為磁性硬盤驅(qū)動器(HDD)的替代。眾所周知，閃速存儲器是非易失性的，這意味 著閃速存儲器可在沒有電源時保留存儲的數(shù)據(jù)，這為上述消費類產(chǎn)品提供了省電的益處。 由于閃速存儲器對于存儲器陣列的給定面積具有相對高的密度，所以適用于這些應(yīng)用。圖IA是典型的閃速存儲器裝置的總體框圖。閃速存儲器2包括公知的輸入和輸 出緩沖器電路，如用于接收外部控制和數(shù)據(jù)輸入信號以及提供數(shù)據(jù)輸出信號的輸入/輸出 (I/O)緩沖塊3a和控制緩沖塊3b。接收如CE#和麗的控制信號的控制緩沖塊3b可以包 括其他基本邏輯電路，用于實現(xiàn)例如和數(shù)據(jù)輸入和緩沖的控制相關(guān)的基本功能。閃速存儲 器2包括控制電路3c，用于控制閃速電路的各種高級功能，如讀出、編程和擦除操作；還包 括用于存儲地址信息的地址寄存器4、用于存儲編程數(shù)據(jù)信息的數(shù)據(jù)寄存器5、用于存儲命 令數(shù)據(jù)信息的命令寄存器6、用于產(chǎn)生所需的編程和擦除電壓的高電壓電路和用于訪問存 儲器陣列7的核心存儲電路。存儲器陣列7包括例如排列成NAND單元串的閃速存儲單元。 一列NAND單元串耦合到位線，位線連接到頁面緩沖/感測放大器電路8。感測放大器電路 8感測所選存儲單元頁面的讀出數(shù)據(jù)并向所選存儲單元頁面提供編程數(shù)據(jù)。存儲單元的一 個頁面指連接到同一字線的所有存儲單元。示作行地址解碼器9a和行地址緩沖器9b的行 驅(qū)動器/解碼器驅(qū)動字線。可以有一個或多個解碼級，行地址緩沖器9b可以包括塊解碼邏 輯?？刂齐娐?c包括命令解碼器和用于執(zhí)行內(nèi)部閃速操作(如讀出、編程和擦除功 能)的邏輯。本領(lǐng)域技術(shù)人員應(yīng)該理解，這些操作是響應(yīng)于命令寄存器6中存儲的命令數(shù) 據(jù)而執(zhí)行的，有時，取決于待執(zhí)行的操作，和各個地址寄存器4和數(shù)據(jù)寄存器5中存儲的地 址數(shù)據(jù)和編程數(shù)據(jù)結(jié)合執(zhí)行。由存儲器控制器發(fā)出命令數(shù)據(jù)、地址數(shù)據(jù)和編程數(shù)據(jù)，并由閃 速存儲器2將這些數(shù)據(jù)鎖存在相應(yīng)的寄存器內(nèi)。所示閃速存儲器2的電路塊的功能是本領(lǐng) 域公知的。本領(lǐng)域技術(shù)人員應(yīng)該理解，圖IA所示的閃速存儲器2代表許多可能的閃速存儲 器結(jié)構(gòu)中的一個。圖IA中，存 儲器陣列7、感測放大器電路8、數(shù)據(jù)寄存器5、行地址解碼器9a和行地址緩沖器9b是一個存儲體的一部分。圖IB是現(xiàn)有技術(shù)閃速存儲器裝置的底層平面布局，用于示出各個電路塊占據(jù)的 面積。通常，在圖IB的底層平面布局上形成圖IA所示的所有電路塊。圖IB中，閃速存儲器 芯片10是矩形的半導(dǎo)體材料，在上面形成晶體管電路和結(jié)構(gòu)。兩個存儲器陣列或存儲器片 12和14占據(jù)大部分面積，這兩個陣列整體對應(yīng)于圖IA的存儲器陣列7。雖然本例的閃速存 儲器10包括兩個存儲器陣列，其他設(shè)計可以包括一個存儲器陣列或多于兩個存儲器陣列。 行解碼器16位于存儲器陣列12和14之間，其將字線驅(qū)動到讀出、編程和擦除操作所需的 電壓電平。通常，行解碼器16對應(yīng)于圖IA的行地址解碼器9a和行地址緩沖器9b。圖IB 的例子中，字線(未示出)在水平方向延伸。頁面緩沖器18和20位于每個存儲器陣列12 和14的下方并且每一個都電連接到位線(未示出)，用于提供編程數(shù)據(jù)并用于感測讀出數(shù) 據(jù)。頁面緩沖器18和20整體對應(yīng)于圖IA的數(shù)據(jù)寄存器5和感測放大器8。將存儲器陣列 12、行解碼器16和頁面緩沖器18的組合稱為存儲體或存儲面。類似的，存儲器陣列14、行 解碼器16和頁面緩沖器20的組合稱為另一個存儲體或存儲面。頁面緩沖器18和20通過 數(shù)據(jù)線(未示出)接收并提供數(shù)據(jù)，數(shù)據(jù)線耦合到邏輯塊22中的輸入和輸出(I/O)電路。 邏輯塊22還包括其他電路，如命 令解碼器和寄存器。另外一大塊面積用于電荷泵24，其負 責(zé)產(chǎn)生用于對第一存儲器陣列12和第二存儲器陣列14的閃速存儲單元中存儲的數(shù)據(jù)進行 編程和擦除所需的高電壓。電荷泵24整體對應(yīng)于圖IA的高電壓發(fā)生器。上面大體描述了 閃速存儲器芯片10的元件，但是，本領(lǐng)域技術(shù)人員應(yīng)該理解，圖IB中示出的每個塊包括實 現(xiàn)閃速存儲器芯片10的正確操作所需的所有電路。圖IB所示的本例中，閃速存儲器芯片10設(shè)計為具有排列在存儲器陣列12和14的 NAND單元串中的NAND閃速存儲單元。將NAND單元串組織成存儲塊，如塊[1]到塊[η]，其 中η可以是任意非零整數(shù)值。每個陣列中塊數(shù)目的選擇是閃速存儲器芯片10的設(shè)計參數(shù)。圖2示出圖IB的閃速存儲器芯片10的示例存儲器陣列。圖2所示的例子在一個 存儲器陣列中具有兩個存儲塊。圖2中，用虛線框30指示一個NAND單元串的范圍，其中包 括串聯(lián)在位線BLl和共同電源線CSL之間的串選擇裝置32、閃速存儲單元34和電源線選擇 裝置36。每個NAND單元串可以有i個閃速存儲單元34，其中i是非零整數(shù)。相應(yīng)地，字線 WLl到WLi電耦合到閃速存儲單元34的相應(yīng)柵極。串選擇線(SSL)和電源選擇線(GSL)分 別電耦合到選擇器件32和36。本例中，NAND單元串30的所有晶體管都是η溝道器件。和圖IB的存儲塊[1]相同的存儲塊38例如包括具有選擇裝置和連接到相同字 線、串選擇線和電源選擇線的閃速存儲單元的所有NAND單元串。存儲塊38的寬度由位線 數(shù)目確定，在圖2的例子中是j條位線，j是非零整數(shù)。存儲塊40還包括連接到位線BLl到 BLj的NAND單元串。將位線和電連接到該位線的NAND單元串稱為一列。用公知的半導(dǎo)體制造工藝形成圖IB的閃速存儲芯片10的全部電路，包括圖2的 NAND單元串。這些工藝中，將同類型的晶體管集合在一起在各自的阱中形成。例如，在ρ型 阱中形成η型晶體管，在η型阱中形成ρ型晶體管。一些情況下，僅使用單個阱，其類型取 決于基底的類型。在大多數(shù)NAND所述存儲器裝置中，在一個阱中形成存儲器陣列中的所有 NAND單元串，這會引起下文所述的弊端。圖3是沿圖IB的線Α-Α’所切的存儲陣列14的截面圖，將截面圖旋轉(zhuǎn)一定角度以 示出其表面上的具體特征。未示出形成頁面緩沖器20和邏輯塊22的半導(dǎo)體基底的截面結(jié)構(gòu)。圖3中，基底50是具有η阱52和ρ阱54的ρ型基底。在η阱52中形成P阱54，這樣， P阱54和基底50間隔開。在ρ阱54中形成圖2的所有NAND單元串30，具體而言即形成 NAND單元串30的晶體管器件。圖3所示阱結(jié)構(gòu)通常稱為三阱結(jié)構(gòu)，或者稱為三袋(triple pocket)結(jié)構(gòu)。P阱54的表面上是簡單地用梯形框表示的NAND單元串30，一列中的每個 NAND單元串并行連接到如位線BLk的位線，其中k是小于BLj的變量，代表邏輯位線位置。 參看圖2，位線連接到每個NAND單元串30的串選擇裝置32。相應(yīng)地，共用共同選擇線和字 線的NAND單元串是一個存儲塊的一部分。圖3示出四個存儲塊56、58、60和62以簡化附 圖，然而，本領(lǐng)域技術(shù)人員應(yīng)該理解，存儲器陣列12和14中可以有任何數(shù)量的存儲塊。在 擦除操作中，η阱52和ρ阱54都 接收擦除電壓Verase，而且，在所有其他如編程和讀出的 操作中都偏置到OV或者VSS。Verase可以在多個不同位置耦合到η阱52和ρ阱54。圖4是圖3的NAND單元串30的截面圖，具有圖2所示的等效電路圖。每個閃速 存儲單元包括多晶硅字線70和多晶硅浮接?xùn)艠O72，其中浮接?xùn)艠O72形成在薄柵極氧化層 74之上。η型擴散區(qū)域76位于薄柵極氧化層74的任一側(cè)并形成在ρ型阱54內(nèi)。電源線 選擇裝置36包括形成在厚柵極氧化層80之上的多晶硅柵極78和作為共同電源線CSL的 η型擴散區(qū)域82。如圖2所示的存儲塊中的所有NAND單元串共用擴散區(qū)域82。串選擇裝 置32包括形成在厚柵極氧化層86之上的多晶硅柵極84和電連接到位線90的η型擴散區(qū) 域88。如本領(lǐng)域所公知的，NAND閃速存儲器裝置是可塊擦除的，意味著可以基于塊地址 或其他選擇信號通過Fowler-Nordheim(F-N)隧穿選擇性擦除各個存儲塊。為了擦除如圖 2的存儲塊38的存儲塊，將所選存儲塊的字線偏置到0V，SSL和GSL被浮接，將η阱52和ρ 阱54都偏置到Verase。Verase是圖IB的電荷泵24產(chǎn)生的高電壓，示例閃速存儲器裝置 中約為20V。由于擦除操作中SSL和GSL是浮接的，向η阱52和ρ阱54施加Verase時，由 于阱和SSL及GSL之間的容性耦合，SSL和GSL都是自增壓的。根據(jù)容性耦合比，可將GSL 和SSL增壓到Verase的約80%到90%。在擦除操作期間，CSL和所有位線是浮接的，最終 自增壓到約Verase-0. 6V。本領(lǐng)域技術(shù)人員應(yīng)該理解ρ阱54到η型擴散區(qū)域82和88的正 向偏置ρ-η結(jié)電壓降。在這樣的擦除偏置條件下，閃速存儲器單元浮接的柵極處的俘獲電 子(電荷)均勻發(fā)射到基底。被擦除的閃速存儲單元的門限電壓(Vth)變成負值，這意味 著被擦除的單元在OV的柵極偏置電壓下導(dǎo)通。由于未選存儲塊和所選存儲塊位于同一 ρ阱54中，必須防止這些未選存儲塊被擦 除。美國專利No. 5，473，563中描述的自增壓擦除抑制方案廣泛用于NAND閃速存儲器裝置 中，以防止未選存儲塊被擦除。為了用自增壓擦除抑制方案防止對未選存儲塊中的閃速存 儲單元進行擦除，未選存儲塊中的所有字線都浮接。因而，P阱54上升到Verase時，未選 存儲塊中浮接的字線通過P阱54和字線之間的容性耦合增壓到約90%的Verase。應(yīng)該理 解，浮接字線上最終增加到的電壓電平取決于基底和字線之間的耦合比。未選存儲塊中的 字線的增壓有效地降低P阱54和字線之間的電場，從而使對其中所存數(shù)據(jù)的無意擦除減到 最少。擦除操作結(jié)束之后，Verase被設(shè)為VSS進行塊擦除驗證操作，以確定是否成功擦 除了所選存儲塊中的全部閃速存儲單元。如果沒有，在所選存儲塊上隨后再進行一次擦除 操作。在讀出和編程操作期間，Verase也被設(shè)為VSS，或者，不同的電路將VSS耦合到η阱52和ρ阱54。例如，可響應(yīng)于在讀出和編程操作期間啟動的控制信號用η溝道晶體管器件 來耦合η阱52和ρ阱54。用于執(zhí)行這種操作的邏輯是本領(lǐng)域技術(shù)人員公知的?，F(xiàn)有NAND 閃速存儲器的問題是將η阱52和ρ阱54從VSS驅(qū)動到Verase所需的時間量，這直接影 響總擦除時間。從圖IB可顯見的是，相對于閃速存儲芯片10的總面積，一個存儲體的面積 是大的，因而，電容值可在如幾nF的范圍內(nèi)。這樣，Verase的上升時間可在例如200 μ s至Ij 300 μ s之間。圖5圖示出基底電壓Vsub和時間的關(guān)系。如果擦除操作在時間=0開始，Verase 為Vss，那么，基底電壓達到Verase之前有t_delay的延遲。如前所述，對于一些示例閃速 存儲器裝置而言，該延遲可處于200 μ s到300 μ s的范圍內(nèi)。改善擦除性能的一種方案是增 加產(chǎn)生Verase的電荷泵電路的大小。這通常涉及增加電荷泵的電容器元件的數(shù)量或者增 加電容器元件的大小相結(jié)合，以增加基底達到Verase的速度。因而，較大的電荷泵會降低 t.delay并改善擦除性能。本領(lǐng)域技術(shù)人員理解這種電荷泵中使用的電容器元件占據(jù)很大 的半導(dǎo)體面積。圖IB清楚地顯示電荷泵24占據(jù)了閃速存儲芯片10的很大面積，特別是和 邏輯塊22相比。美國專利No. 5，642，309示出示例電荷泵電路?？紤]到圖IB的示例閃速 存儲芯片10的緊湊布局，沒有足夠的面積用來增加電荷泵24的大小。因而，不能改善閃速 存儲芯片10的擦除性能。一些閃速存儲芯片設(shè)計中，主要限制因素是使芯片大小最小化， 這直接影響芯片的成本。雖然面積最小化后的電荷泵會降低芯片面積占用，缺陷是擦除性 能變差。因而，在現(xiàn)有閃速存儲芯片中存在擦除性能和芯片面積之間的折衷。現(xiàn)有NAND閃速存儲器的另一個問題是由η阱52和ρ阱54的充放電引起的功耗。 如前 所述，由于每個存儲器陣列阱占據(jù)圖IB的閃速存儲芯片10的大部分面積，其電容可在 例如幾個nF的范圍內(nèi)。這是有問題的，這是因為每個擦除周期后，執(zhí)行擦除驗證操作以檢 查被擦除的存儲單元具有擦除門限電壓。擦除驗證操作和普通的NAND閃速讀出操作類似， 因而，將η阱52和ρ阱54偏置到VSS。如果驗證操作失敗，那么重復(fù)擦除周期，再將阱充電 至Verase。該過程可能會重復(fù)多次，因而耗電?，F(xiàn)有NAND閃速存儲器的另一個問題是要擦除所選存儲塊時，未選存儲塊暴露在 Verase阱電壓下。雖然上述的自增壓擦除抑制方案可用于使未選存儲塊單元中的擦除干擾 最小，但是，阱的Verase和未選塊中處于約80%到90% Verase的字線之間還是有電壓差。 雖然引起的擦除干擾對于一個擦除周期比較小，但是，總體效果會很明顯。例如，如果假定 存儲器陣列有2048個存儲塊，一個存儲塊的擦除時間約為2ms，那么將所有存儲塊只擦除 一次就將把每個存儲塊暴露于擦除壓力之下2047 X 2ms之多。多級NAND閃速單元中的總 體擦除干擾壓力要大很多。

發(fā)明內(nèi)容
本發(fā)明的目的是消除或減輕上述NAND閃速存儲器的至少一個弊端。根據(jù)本發(fā)明的一個實施例實現(xiàn)了一種NAND閃速存儲器芯片，其具有高速擦除性 能，同時使電荷泵電路面積、功耗和對未選存儲塊的擦除壓力最小化。例如，根據(jù)一個實施例，提供一種NAND閃速存儲體，其具有連接到頁面緩沖器的 存儲器陣列的多個位線，其中在至少兩個阱部分中形成連接到同一位線的NAND單元串。至 少一個阱部分可在擦除操作期間選擇性地耦合到擦除電壓，這樣防止未選阱部分接收擦除電壓。阱部分的面積減小時，引起每個阱部分中的電容相應(yīng)降低。相應(yīng)地，電荷泵電路驅(qū)動 能力保持不變時，相對于單阱存儲體獲得更高的NAND閃速存儲單元擦除速度。或者，通過 將具有特定面積的阱部分和具有降低的驅(qū)動能力的電荷泵匹配，實現(xiàn)對應(yīng)于單阱存儲體的 恒定擦除速度。降低了驅(qū)動能力的電荷泵占據(jù)較小半導(dǎo)體芯片面積。此外，由于降低了阱 部分電容，所以也降低了擦除操作期間對阱部分充放電消耗的功率量。第一方面中，本發(fā)明提供NAND閃速存儲器。該NAND閃速存儲器包括第一阱部 分、第二阱部分、位線和頁面緩沖器。第一阱部分具有第一 NAND單元串，用于在擦除操作期 間選擇性地接收擦除電壓。第二阱部分具有第二 NAND單元串，用于在擦除操作期間選擇性 地接收擦除電壓。位線電連接到第一 NAND單元串和第二 NAND單元串。頁面緩沖器電連接 到位線。第一阱部分可包括電連接到第二位線的第三NAND單元串，第二阱部分可包括電連 接到第二位線的第四NAND單元串，其中第二位線電連接到頁面緩沖器。第一 NAND單元串 和第三NAND單元串是一個存儲塊的一部分，第二 NAND單元串和第四NAND單元串是另一個 存儲塊的一部分。作為替代，第一阱部分可包括電連接到位線的第三NAND單元串，第二阱部分可包 括電連接到位線的第四NAND單元串。第一 NAND單元串是第一存儲塊的一部分，第三NAND 單元串是第二存儲塊的一部分，第二 NAND單元串是第三存儲塊的一部分，第四NAND單元串 是第四存儲塊的一部分。NAND閃速存儲器還可包括用于響應(yīng)于塊地址選擇第一存儲塊、第 二存儲塊、第三存儲塊和第四存儲塊中的一個進行擦除的塊解碼器?？商峁╇姾杀煤瓦x擇 器，其中電荷泵提供擦除電壓，選擇器響應(yīng)于塊地址將擦除電壓耦合到第一阱部分和第二 阱部分之一。
第一方面中描述的位線可包括通過隔離裝置電連接到第一 NAND單元串的第一位 線段和電連接到第二 NAND單元串的第二位線段，其中隔離裝置位于第一阱部分和第二阱 部分之間。隔離裝置的柵極端可在編程操作、讀出操作和所述擦除操作期間偏置到大于電 源電壓VDD的電壓?；蛘撸墒垢綦x裝置在擦除操作中不導(dǎo)電，以在選擇第一 NAND單元串 和第二 NAND單元串之一進行擦除時隔離第一位線段和第二位線段。可響應(yīng)于控制信號或 響應(yīng)于阱部分選擇信號截止隔離裝置。NAND閃速存儲器還可包括位線段解碼器，用于在讀 出操作期間響應(yīng)于阱部分選擇信號使能隔離裝置，位線段解碼器在擦除操作期間響應(yīng)于擦 除控制信號禁止隔離裝置。位線段解碼器可包括用于接收擦除控制信號和阱部分選擇信號 的隔離裝置驅(qū)動器，隔離裝置驅(qū)動器提供用于在阱部分選擇信號處于有效邏輯電平時控制 隔離裝置的隔離驅(qū)動信號。隔離裝置驅(qū)動器可包括超控(override)電路，用于響應(yīng)于處于 有效邏輯電平的另一個阱部分選擇信號將該阱部分選擇信號驅(qū)動到有效邏輯電平。第二方面中，本發(fā)明提供一種NAND閃速存儲器。該NAND閃速存儲器包括至少兩 個阱部分，每個阱部分包括至少一個NAND單元串的存儲塊和隔離裝置。該至少兩個阱部分 中每一個的至少一個存儲塊電連接到相應(yīng)的位線段，而且隔離裝置耦合在對應(yīng)于至少兩個 阱部分的位線段之間。至少兩個阱部分中的每一個可包括兩個存儲塊。隔離裝置的柵極端 可偏置到預(yù)定的電壓，該電壓可大于電源電壓VDD?；蛘撸诓脸僮髌陂g截止隔離裝置，或 者在讀出操作期間選擇性地截止隔離裝置。在讀出操作期間，導(dǎo)通位于包括所選存儲塊的 所選阱部分和頁面緩沖器之間的隔離裝置。該NAND閃速存儲器還包括用于選擇性地將擦 除電壓傳輸給至少兩個阱部分之一的選擇器。該選擇器響應(yīng)于塊地址的一部分將擦除電壓耦合到至少兩個阱部分之一，解碼該塊地址以選擇一個存儲塊進行擦除。NAND閃速存儲器 還可包括電連接到對應(yīng)于至少兩個阱部分之一的位線段的頁面緩沖器。
第三方面中，本發(fā)明提供一種用于擦除NAND閃速裝置中所選存儲塊的方法。該 方法包括選擇第一阱部分中的存儲塊，第一阱部分包括至少兩個存儲塊；偏置在第一阱 部分中形成的存儲塊以進行擦除；偏置在第一阱部分中形成的未選存儲塊以防止擦除；向 第一阱部分施加擦除電壓；以及防止向包括至少另外兩個存儲塊的第二阱部分施加擦除電 壓。該方法還可包括在向第一阱部分施加擦除電壓之前使對應(yīng)于第一阱部分和第二阱部分 的位線段彼此去耦?；蛘撸摲椒ㄟ€可包括當?shù)谝悔宀糠值奈痪€電壓至少為向隔離裝置的 柵極端施加的預(yù)定偏置電壓時，用該隔離裝置使對應(yīng)于第一阱部分和第二阱部分的位線段 彼此去耦。通過結(jié)合附圖閱讀以下對本發(fā)明特定實施例的描述，本發(fā)明的其他方面和特征對 于本領(lǐng)域的普通技術(shù)人員將變得明顯。


現(xiàn)在將參考附圖僅僅通過示例來描述本發(fā)明的實施例，其中圖IA是閃速存儲器裝置的框圖；圖IB是現(xiàn)有閃速存儲器裝置的底層平面布局；圖2的電路圖示出圖IB的閃速存儲芯片的一個存儲器陣列中的兩個存儲塊的電 路細節(jié)；圖3是圖IB的閃速存儲芯片的一個存儲器陣列的截面圖；圖4是圖3的NAND單元串的截面圖；圖5圖示出基底電壓Vsub和時間的關(guān)系；圖6是根據(jù)本發(fā)明一個實施例的NAND閃速存儲體的框圖；圖7A是圖6的NAND閃速存儲體中使用的行解碼器的框圖；圖7B是圖7A所示的存儲塊驅(qū)動電路的電路示意圖；圖8A是根據(jù)圖6的NAND閃速存儲體示例每個阱區(qū)域有一個存儲塊的NAND閃速 存儲體的框圖；圖8B是圖8A的NAND閃速存儲體的一個存儲器陣列的截面圖；圖9A是根據(jù)圖6的NAND閃速存儲體的另一示例每個阱區(qū)域有多個存儲塊的NAND 閃速存儲體的框圖；圖9B是圖9A的NAND閃速存儲體的一個存儲器陣列的截面圖；圖10是包括和位線成一直線形成的隔離裝置的圖9B的截面圖；圖11是根據(jù)一個示例具有動態(tài)控制的隔離裝置的存儲體的電路示意圖；圖12是根據(jù)另一個示例具有動態(tài)控制的隔離裝置的存儲體的電路示意圖；圖13是根據(jù)另一個示例具有動態(tài)控制的隔離裝置的存儲體的電路示意圖；以及圖14的流程圖示出擦除根據(jù)本發(fā)明實施例的存儲塊的方法。
具體實施例方式通過在不同的阱部分中形成所有的存儲塊獲得具有降低的功耗和最小存儲電壓干擾的閃速存儲裝置。每個阱部分例如可以包括裝置阱，在其中形成存儲塊的NAND單元 串；隔離阱，用于隔離基底和裝置阱。在擦除操作期間，將至少一個阱部分選擇性地耦合到 擦除電壓，這樣，防止未選阱部分接收擦除電壓，從而使未選阱部分的擦除干擾最小。因為 每個阱部分相對于包括所有存儲體的單阱具有較小的面積，所以每個阱部分的電容較小。 這可帶來若干益處，例如較高的擦除速度或減小了的電荷泵大小，如下文中將參考以下實 施例和例子對此進行討論。圖6示出根據(jù)本發(fā)明實施例的NAND閃速存儲體。圖6所示的特定示例降低了基 底電容。圖6是一個NAND閃速存儲體100的框圖，包括存儲器陣列102，其具有和圖2所 示類似的NAND單元串；行解碼器104，用于驅(qū)動連接到NAND單元串的裝置的字線；和連接 到位線的頁面緩沖器106，用于將讀出和編程數(shù)據(jù)耦合到NAND單元串。存儲器陣列102包 括至少兩個不同的阱部分，在其中形成NAND單元串。將NAND單元串組織成如圖2所示的 存儲塊，每個阱部分包括至少一個存儲塊。電荷泵108產(chǎn)生提供給選擇器110的擦除電壓 Verase0選擇器110選擇性地將Verase傳輸給存儲器陣列102的至少兩個阱部分中的一 個。行解碼器104接收用于選擇特定存儲塊以進行讀出、編程和擦除操作的塊地址。 行解碼器104還接收多位行地址RA，以提供用于啟動所選字線、串選擇線SSL和電源選擇 線GSL的各個行驅(qū)動信號。行地址RA可以是預(yù)編碼的行地址或者從地址寄存器或者任何 其他上游電路提供的行地址。所示的本例中，塊地aB_ADDR[l:m]用于對多達2m個存儲塊 進行尋址，其中m可以是代表組成8_々001 [1:111]的各個地址信號的數(shù)量的任意非零整數(shù)值。 根據(jù)存儲器陣列102中形成的阱部分的數(shù)量，將B_ADDR[l:m]中一個或所有地址信號提供 給選擇器110。根據(jù)本例，包括選擇用于擦除的存儲塊的阱部分被偏置到Verase。通過將 所有未選阱部分偏置到例如OV或VSS防止它們接收Verase。 圖7A示出圖6中所示的NAND閃速存儲體100的行解碼器104的示例。參看圖6 和圖7A，行解碼器104包括行解碼邏輯120和各個存儲塊的存儲塊驅(qū)動電路122和124。該 具體例子中，存儲器陣列102中有四個存儲塊。行解碼邏輯120接收用于產(chǎn)生各個行驅(qū)動 信號(如SS、S[l:i]和GS)的多位行地址RA。本例中，一個行解碼邏輯120用于存儲器陣 列102中的所有存儲塊，行驅(qū)動信號SS、S[l:i]和GS是提供給存儲器陣列102的每個存儲 塊驅(qū)動電路122和124的全局信號。具體而言，全局信號SS、GS和S[l:i]分別對應(yīng)于每個 存儲塊驅(qū)動電路_如電路122和124-中的SSL、GSL和字線。行解碼邏輯120包括公知的 用于解碼多位行地址RA的邏輯電路，其細節(jié)在此不加描述。圖7A示出兩個存儲塊驅(qū)動電 路122和124，但是本領(lǐng)域技術(shù)人員應(yīng)該理解，存儲器陣列102中的每個存儲塊都有一個存 儲塊驅(qū)動電路。本例中，總共有四個存儲塊驅(qū)動電路，為了簡化圖示，其中兩個存儲塊驅(qū)動 電路沒有示出。存儲塊驅(qū)動電路122包括和存儲塊驅(qū)動電路124—樣的電路元件，因而，僅對存儲 塊驅(qū)動電路122的元件進行詳細描述。存儲塊驅(qū)動電路122包括塊解碼器126和行驅(qū)動器 128。圖7A所示例子中，存儲塊驅(qū)動電路122的塊解碼器126接收用于使能其相應(yīng)行驅(qū)動 器128的兩位塊地址B_ADDR[1 2]。因而，根據(jù)B_ADDR[1 2]的任一組合使能一個塊解碼 器，以選擇存儲塊進行擦除、編程或者讀出操作。行驅(qū)動器128包括用于將行驅(qū)動信號SS、 S[l:i]和GS分別傳輸給存儲塊中的NAND單元串的SSL、字線WL[l:i]和GSL的裝置。因而，響應(yīng)于多位行地址RA，由行解碼邏輯120將SSL、GSL和一個字線WLl到WLi驅(qū)動到如 VDD的有效邏輯電平。響應(yīng)于塊地址，僅僅由塊地aB_ADDR[l:2]尋址的一個所選存儲塊的 行驅(qū)動器128被使能，以將行驅(qū)動信號SS、S[l:i]和GS分別作為SSL、WL [1 i]和GSL驅(qū) 動或傳輸給NAND單元串。未選存儲塊中，行驅(qū)動器128被禁用，從而防止SSL、WL[l:i]和 GSL分別接收行驅(qū)動信號SS、S[l:i]和GS的電壓電平。圖7B是一個存儲塊驅(qū)動電路_如圖7A所示的存儲塊驅(qū)動電路122-的塊解碼器 126和行驅(qū)動器128的電路示意圖。塊解碼器126和一個存儲塊關(guān)聯(lián)，包括交叉耦合的反 相鎖存電路和電荷泵。鎖存電路包括交叉耦合的反相器130和132、n溝道重置晶體管134 和η溝道使能晶體管136和138。當鎖存使能信號LTCH_EN和經(jīng)解碼的塊地址ΒΑ[1:4]處 于高邏輯電平時，鎖存電路被使能或被設(shè)置。經(jīng)解碼的塊地址BA[1:4]也稱為塊選擇信號。 經(jīng)解碼的塊地址BA[1:4]的四個單獨信號由AND(與)邏輯門140產(chǎn)生，邏輯門140接收塊 地址B_ADDR[1]和B_ADDR[2]。本領(lǐng)域技術(shù)人員應(yīng)該理解，存儲體的不同塊解碼器126的 AND邏輯門140接收并響應(yīng)于B_ADDR[1]和B_ADDR[2]的不同邏輯狀態(tài)組合，以選擇一個 存儲塊進行讀出、編程和擦除操作。將重置信號RST_BD驅(qū)動到高邏輯電平時，例如驅(qū)動到 VDD,重置晶體管134導(dǎo)通，以將反相器132的輸入耦合到VSS。這使得反相器130和132的 鎖存電路被重置。塊解碼器126包括耦合到反相器130輸出的本地電荷泵。電荷泵包括耗盡模式的 η溝道傳輸晶體管142、本征η溝道二極管連接的增壓晶體管144、具有高擊穿電壓的η溝 道去耦晶體管146、具有高擊穿電壓的η溝道箝位晶體管148、NAND邏輯門150和電容152。 NAND邏輯門150的一個輸入端耦合到反相器130的輸出，另一個輸入端用于接收經(jīng)控制的 信號0SC，以驅(qū)動電容152的一端。傳輸晶體管142由編程信號PGM的補碼(稱為PGMb)控 制。去耦晶體管146和箝位晶體管148的共同端耦合到高電壓VH。 現(xiàn)在描述電荷泵的操作。讀出或擦除操作期間，PGMb處于高邏輯電平，OSC保持在 低邏輯電平。因而，電路元件152、144、146和148被截止，輸出端BD_0UT反映反相器130 輸出上出現(xiàn)的邏輯電平。編程操作期間，PGMb處于低邏輯電平，允許OSC以預(yù)定頻率在高 邏輯電平和低邏輯電平之間振蕩。如果反相器130輸出處于高邏輯電平，那么電容152在 其另一端反復(fù)積累電荷，并通過增壓晶體管144釋放積累的電荷。去耦晶體管146隔離VH 和增壓晶體管144的柵極上經(jīng)增壓的電壓。箝位晶體管148將輸出端BD_0UT的電壓電平 保持在約VH+Vtn，其中Vtn是箝位晶體管148的門限電壓。圖7B所示的本地電荷泵是可用 于將信號驅(qū)動到比電源電壓VDD高的電壓電平的一個實例電路，但是，本領(lǐng)域技術(shù)人員應(yīng) 該理解，也可以采用其他電荷泵電路使之具有等效功能。行驅(qū)動器128包括多個η溝道傳輸晶體管154，每個傳輸晶體管154的柵極端耦合 到輸出端BD_0UT，以分別將SSL、字線WL [1 i]和GSL上的行驅(qū)動信號SS、S[l:i]和GS傳 送到NAND單元串。如果輸出端BD_0UT被驅(qū)動到大于VDD，那么可將大于VDD的行驅(qū)動信號 SS、S[l:i]和GS分別傳輸?shù)骄€SSL、WL[l:i]和GSL。如果輸出端BD_0UT等于VSS，那么傳 輸晶體管154被截止，以分別使行驅(qū)動信號SS、S[1 i]及GS和SSL、WL[1 i]及GSL去耦。圖8A示出根據(jù)圖6的NAND閃速存儲體實施例的實例的NAND閃速存儲體。NAND 閃速存儲體降低了基底電容。參看圖8A，一個NAND閃速存儲體200具有存儲器陣列202， 其包括的NAND單元串和圖2所示的類似。NAND閃速存儲體200還包括行解碼器204，用于驅(qū)動連接到NAND單元串的裝置的字線；連接到位線的頁面緩沖器206，用于將讀出和編 程數(shù)據(jù)耦合到NAND單元串。電荷泵208產(chǎn)生提供給選擇器210的擦除電壓Verase。所示 例子中，存儲器陣列202具有四個不同的阱部分，每個阱部分在塊擦除操作期間選擇性地 接收Verase。四個阱部分中的每一個恰好包括一個存儲塊，稱為塊[1]、塊[2]、塊[3]和塊 [4]。相應(yīng)地，兩位塊地址信號B_ADDR[1 2]用于選擇四個存儲塊中的一個，行解碼器204包 括用于解碼兩位塊地aB_ADDR[l:2]的適當邏輯。選擇器210接收同一塊地址，以將Verase 傳輸給包括相應(yīng)的所選存儲塊的阱部分。選擇器210可以用響應(yīng)于兩位控制或?qū)ぶ沸盘柕?1:4信號分離器來實現(xiàn)。圖8B是沿圖8A的線B_B’所切的存儲器陣列202的截面圖，將截面圖旋轉(zhuǎn)一定角 度以示出其表面上的具體特征。圖8B中，僅示出前三個阱部分220、222和224，其中每個 阱部分包括在η型隔離阱228中形成的ρ型226，η型隔離阱228形成在ρ型基底230中。 η型隔離阱228和ρ型阱226都是通過限定其特定形狀的公知掩模步驟形成的具有芯片上 的二維表面積的離子植入?yún)^(qū)域。因為基底230是ρ型的，η型隔離阱228用于電隔離ρ型 基底230和ρ型阱226。阱226和228的深度和濃度由離子植入能量和劑量決定，離子植入 能量和劑量都是半導(dǎo)體器件的制造設(shè)計參數(shù)。如圖8Β所清楚示意的，NAND單元串形成在 P型阱226中。替代示例中，基底230是η型而不是ρ型的，省略了 η型隔離阱228，阱部分 220,222和224是ρ型阱226。根據(jù)本例，每個阱部分至少包括在其中形成NAND單元串的 裝置阱，可選地，還包括用于隔離基底230和裝置阱226的隔離阱。所示的存儲器陣列202的本例中，阱部分220、222和224分別包括存儲塊234、 236和238。每個存儲塊包括電耦合到各個位線-如位線BLk和BLk+Ι到BLj-NAND單元串 232。雖然圖8B中未示出，位線連接到用于感測單元數(shù)據(jù)并用于提供編程數(shù)據(jù)的頁 面緩沖 器。頁面緩沖器的可能電路實現(xiàn)及其操作是本領(lǐng)域技術(shù)人員公知的。圖8B中示出選擇器 210以示意選擇器210和存儲器陣列202的阱部分220、222和224的互聯(lián)。選擇器210接 收Verase，并響應(yīng)于兩位塊地址B_ADDR[1:2]將Verase電耦合到四個阱部分之一。如圖 8B所示，選擇器210的每個輸出連接到各個ρ型阱226及其相應(yīng)的隔離阱228。這是用于 保證P型基底230和η型隔離阱228之間的結(jié)被反向偏置。存儲體的每個存儲塊具有單獨阱部分的益處在于，相對于圖3中公知的NAND閃 速存儲體的單阱存儲體，降低了電荷泵的電容負載。下面表示比較圖3的單阱存儲體和圖 8Α和8Β的多阱部分的示例。首先，假定圖3的存儲體和圖8Α的存儲體恰好包括四個存儲 塊，每個存儲塊具有相同數(shù)目的NAND單元串以及用相同工藝和技術(shù)節(jié)點制造的相同電荷 泵。如前所述，t_delay是ρ型阱54在為了擦除一個存儲塊的擦除操作期間從VSS充電到 Verase所需的時間。在圖8Α/8Β的NAND閃速存儲體中，一個ρ型阱226的電容實際上是 P型阱54的1/4。相應(yīng)地，ρ型阱226的電壓電平從VSS上升到Verase的時間比t_delay 短。或者，如果要使圖8A的NAND閃速存儲體保持圖3的存儲體的擦除時間，那么可以減小 電荷泵電路的電容。這可以通過減小電容元件的大小與/或去掉整個電容元件相結(jié)合來實 現(xiàn)。因而，減小了半導(dǎo)體芯片的面積，相應(yīng)地降低了 NAND閃速存儲器裝置的成本。此外，因 而每個阱部分的電容比P型阱54的電容小，所以實現(xiàn)了極大的功率節(jié)約。圖8A和8B的NAND閃速存儲體的其他益處在于未選存儲塊不接收Verase，因而消 除了未選存儲塊中的擦除干擾。這是因為圖8A和8B的每個存儲塊位于各自的阱部分中。因而，位于未選阱部分中的未選存儲塊中的字線不進行自增壓，被允許浮接在約VSS的電 壓電平?，F(xiàn)在參考圖7B所示的存儲塊驅(qū)動電路122描述在圖8A和8B的示例NAND閃速存 儲體中執(zhí)行的擦除操作。在圖8A和8B的示例的擦除操作中，選擇一個存儲塊，其他存儲塊 保持未選。換句話說，使能一個存儲塊，其他存儲塊保持被禁用。本例的擦除操作中，假定僅 要擦除存儲塊塊[1]。因而，描述存儲塊驅(qū)動電路122的操作，同時描述未選的任一個存儲 塊的存儲塊驅(qū)動電路124的操作。為了選擇存儲塊進行擦除，存儲塊驅(qū)動電路122的LTCH_ EN和BA[1:4]要處于高邏輯電平，從而將電平偏移電路置成輸出高電壓Vh。因而，字線驅(qū) 動電路128的所有傳輸晶體管154都被導(dǎo)通。將行驅(qū)動信號Sl到Si驅(qū)動到VSS，同時行驅(qū) 動信號SS和GS浮接，具有所選存儲塊的所選阱部分被偏置到Verase。未選存儲塊的存儲 塊驅(qū)動電路124將其相應(yīng)塊解碼電路輸出設(shè)為輸出低電壓Vn。因而，對應(yīng)于未選存儲塊的 所有傳輸晶體管154被截止。相應(yīng)地，未選存儲塊的字線、SSL和GSL浮接在約VSS，這是因 為在任何讀出或編程操作之后，這些線通常偏置到VSS。以下的表1總結(jié)了所選存儲塊和未選存儲塊在擦除操作期間的示例偏置條件，其 中，所選存儲塊位于一個阱部分中，未選存儲塊位于不同的阱部分中。通過將所選存儲塊 的塊地址B_ADDR[1:2]提供給行解碼器204來選擇該存儲塊，該所選存儲塊的塊地址B_ ADDR[1 2]被解碼以便控制對應(yīng)于所選存儲塊的字線和選擇線(SSL和GSL)。由于選擇器 210接收B_ADDR[1 2]，所以將Verase傳送給包括所選存儲塊的阱部分。表 1 為了擦除圖8A和8B的示例NAND閃速存儲體中所選存儲塊，將字線偏置到VSS或 0V,將共同電源線CSL (下文稱為“CSL線”)箝位在約Verase-o. 6V，SSL和GSL保持浮接。 擦除中，SSL和GSL線上的解碼行驅(qū)動信號SS和GS浮接，以使到SSL和GSL的傳輸晶體管 上的電場最小。注意，驅(qū)動線SS和GS的電容比SSL和GSL的電容大得多。因而，由于阱電 壓增加到Verase而在SSL和GSL上引起的任何增壓電荷通過傳輸晶體管泄漏到SS和GS 驅(qū)動線，所以SSL和GSL可以保持接近VSS。最后，將所選存儲塊位于其中的所選阱部分偏置到Verase。這些條件下，NAND單 元串的閃速存儲單元的浮接?xùn)艠O中俘獲的電荷會將電荷發(fā)射到阱中。如之前圖2和圖4所示，存儲體中的存儲塊共用所有位線，位線觸點電連接到對應(yīng)于每個NAND單元串的η+擴散 區(qū)域88。將所選阱部分增加到擦除電壓Verase時，η+擴散區(qū)域88被正向偏置，使得位線 被箝位在Verase-O. 6V。如之前圖2和圖4所示，同一存儲塊中的所有NAND單元串通過η+ 擴散區(qū)域82共用CSL線。因而，將所選阱部分增加到Verase時，η+擴散區(qū)域82正向偏置， 這將所選阱部分中的所選存儲塊的CSL線增加并箝位在Verase-0. 6V。另一方面，未選阱部 分中的未選存儲塊的CSL線被偏置到VSS或0V。注意，本例中，只有一個存儲塊的NAND單 元串共用CSL線。未選存儲塊的所有字線、串選擇線(SSL)和接地選擇線(GSL)保持在未 選狀態(tài)，這意味著字線驅(qū)動器128中的傳輸晶體管154是截止的。 圖8Α和8Β示出存儲體陣列202中每個阱部分恰好有一個存儲塊的示例NAND閃 速存儲體。取決于用于制造NAND閃速存儲體200的制造工藝和技術(shù)節(jié)點，如圖8Β所示，相 鄰的阱部分之間的最小間隔為距離D。該最小距離D可以被設(shè)為相鄰η型隔離阱之間的最 小設(shè)計規(guī)則間隔。僅作為示例，相鄰η型隔離阱228之間的間隔可在3到10微米之間。存儲器陣列202的另一示例中，存儲體的每個阱部分包括多于一個存儲塊，以使 存儲器陣列的大小最小，同時降低每個阱部分的電容。圖9Α是和圖8Α的示例NAND閃速存 儲體相比降低了存儲器陣列面積的NAND閃速存儲體的框圖。參看圖9Α，一個NAND閃速存 儲體300具有存儲器陣列302，其包括和圖2所示類似的NAND單元串、用于驅(qū)動連接到NAND 單元串的裝置的字線的行解碼器304、以及連接到位線用于將讀出和編程數(shù)據(jù)耦合到NAND 單元串的頁面緩沖器306。電荷泵308產(chǎn)生提供給選擇器310的擦除電壓Verase。僅為示 例之用，所示NAND閃速存儲體具有包括兩個不同阱部分的存儲器陣列302，每個阱部分在 塊擦除操作期間選擇性地接收Verase。存儲器陣列302包括四個存儲塊，稱為塊[1]、塊 [2]、塊[3]和塊[4]。相應(yīng)地，兩位塊地址B_ADDR[1:2]用于選擇四個存儲塊中的一個，行 解碼器304包括用于解碼兩位塊地址B_ADDR[1:2]的適當邏輯。存儲器陣列302中，第一阱部分包括存儲塊塊[1]和塊[2]，第二阱部分包括存儲 塊塊[3]和塊[4]。擦除操作期間選擇一對兩個阱部分。選擇器310接收一位塊地址信號， 以將Verase傳輸給包括所選存儲塊的阱部分。如果B_ADDR[1]是用于選擇要選擇哪一對 存儲塊的最高有效塊地址位，那么B_ADDR[2]是用于選擇所選一對存儲塊中的一個存儲塊 的最低有效塊地址位。選擇器310是響應(yīng)一位控制或地址信號的1:2信號分離器或選擇 器。由于圖9A的例子中在每個阱部分中形成兩個存儲塊，任一次存儲塊擦除操作僅選擇兩 個阱部分中的一個。因而，選擇器310用塊地aB_ADDR[l]將Verase傳輸給兩個阱部分中 的一個。換句話說，選擇器310接收一部分塊地址以選擇性地將Verase傳輸給兩個阱部分 中的一個。圖9B是圖9A中的沿線C-C’所切的存儲器陣列302的截面圖，將截面圖旋轉(zhuǎn)一定 角度以示出其表面上的具體特征。圖9B中，示出兩個阱部分320和322，其中每個阱部分包 括在η型隔離阱326中形成的ρ型324，η型隔離阱326形成在ρ型基底328中。η型隔離 阱326和ρ型阱324都是通過限定其特定形狀的公知掩模步驟形成的具有芯片上的二維表 面積的離子植入?yún)^(qū)域。阱226和228的深度和濃度由離子植入能量和劑量決定，離子植入 能量和劑量都是半導(dǎo)體器件的制造設(shè)計參數(shù)。如圖9Β所清楚示意的，NAND單元串形成在ρ 型阱324中。替代示例中，基底328是η型而不是ρ型，省略了 η型隔離阱326，阱部分320 和322具有ρ型阱324。根據(jù)本例，每個阱部分至少包括NAND單元串形成于其中的裝置阱，可選地，還包括用于隔離基底和裝置阱的隔離阱。所示的存儲器陣列302的本例中，阱部分320包括分別對應(yīng)于存儲塊塊[1]和塊 [2]的存儲塊330和332。阱部分332包括分別對應(yīng)于存儲塊塊[3]和塊[4]的存儲塊334 和336。每個存儲塊包括電耦合到各個位線-如位線BLk和BLk+Ι到BLj-的NAND單元串 338。雖然圖9B中未示出，位線連接到用于感測單元數(shù)據(jù)并提供編程數(shù)據(jù)的頁面緩沖器。頁 面緩沖器的可能電路實現(xiàn)及其操作是本領(lǐng)域技術(shù)人員公知的。圖9B中示出選擇器310以 示意選擇器310和存儲器陣列302的阱部分320和322的互聯(lián)。選擇器310接收Verase， 并響應(yīng)于一位塊地址B_ADDR[1]將Verase電耦合到兩個阱部分之一。如圖9B所示，選擇 器310的每個輸出連接到各個ρ型阱324及其相應(yīng)的隔離阱326。除了向接收擦除電壓Verase的所選阱部分中的未選存儲塊應(yīng)用擦除抑制方案以 夕卜，圖9A和9B的示例NAND閃速存儲體中所選存儲塊的擦除操作和圖8A和8B的示例NAND 閃速存儲體的所述擦除操作類似。這是因為如下事實，每個阱部分具有要擦除的所選存儲 塊和未選存儲塊。因而，對接收Verase的阱部分中的未選存儲塊的閃速存儲單元進行擦除 抑制。例如，可用上述的自增壓擦除抑制方案防止所選阱部分中的未選存儲塊的閃速存儲 單元被擦除，其中所選阱部分是接收Verase的阱部分。例如，如果選擇存儲塊332 (塊[2]) 進行擦除，那么對應(yīng)于所選存儲塊332的字線和選擇線(SSL和GSL)被偏置到擦除條件，向 阱部分320施加Verase。存儲塊330是被擦除抑制的，以防止擦除其閃速存儲單元，這是因 為存儲塊330和存儲塊332形成在同一 ρ型阱324中。表2總結(jié)了對接收Verase的所選阱部分中的所選存儲塊和未選存儲塊、以及對不 接收Verase的未選阱部分中的未選存儲塊進行擦除操作時的示例偏置條件。表2 圖8A、8B和圖9A、9B的NAND閃速存儲體示例的字線和SSL及GSL的擦除偏置條 件是一樣的，同樣，未選阱部分中的未選存儲塊的偏置條件也是一樣的。然而，對于所選阱部分的未選存儲塊，字線自增壓到約Verase。字線大約為Verase時，在所選阱部分的字線 和ρ型阱324之間形成最小電場，因而防止擦除未選存儲塊的閃速存儲單元。
雖然圖8A、8B和9A、9B示出在一個存儲器陣列的每個阱部分中形成僅一個存儲塊 和在每個阱部分中形成兩個存儲塊的例子，但是，替代示例中可以在每個存儲器陣列中包 括任意數(shù)量的阱部分，每個阱部分中可以包括形成在其中的任意數(shù)量的存儲塊。圖8A、8B和9A、9B的示例NAND閃速存儲體中，阱部分的ρ型阱上升到Verase時， 位線電壓上升到約Verase-0. 6V。例如參看圖4，施加Verase時，ρ型阱54和η+擴散區(qū)域 88具有正向偏置的ρ-η結(jié)。因而，位線90被箝位在約Verase-0. 6V，其中0. 6V是p-η結(jié)上 的正向偏置電壓降。每個位線電連接到存儲器陣列的每個存儲塊中的NAND單元串。相應(yīng) 地，位線的該經(jīng)箝位的電壓被施加到列的所有NAND單元串的η+擴散區(qū)域88，特別是施加到 未選阱部分中的NAND單元串的η+擴散區(qū)域88。因為未選阱部分被偏置到VSS或浮接在約 VSS，位線可能在所選阱部分和一個或多個未選阱部分之間提供電荷泄漏路徑。具體而言， 如果在每個NAND單元串的η+擴散區(qū)域88和ρ型阱54的p-η結(jié)上出現(xiàn)結(jié)擊穿，施加到所 選阱部分上的Verase可通過未選阱部分放電至VSS。這會延遲所選阱部分中Verase的上 升，或者如果所選阱部分的電壓從未完全達到Verase，甚至中斷擦除過程?；趯Σ脸僮?中位線電壓的該理解，η+擴散區(qū)域88的結(jié)擊穿電壓設(shè)計為在位線上升到Verase-0. 6V時 可抗擊穿。雖然結(jié)擊穿設(shè)計是該問題的可能解決方案，更簡單的方案是電隔離連接到所選阱 部分的字線和未選阱部分。根據(jù)本實施例，因為根據(jù)設(shè)計規(guī)則阱部分是彼此間隔開的，所以 在阱部分之間包括和字線成一直線的隔離裝置。圖10示出該實施例的例子。圖10是圖9A和9B所示的存儲器陣列302的另一個示例。圖10中，存儲器陣列 400包括和圖9B所示相同的元件。為了隔離連接到一個阱部分的位線和另一個阱部分的 NAND單元串，在阱部分之間的空間內(nèi)形成如η溝道晶體管402的隔離裝置?？蓪ⅵ菧系谰?體管402做成高電壓晶體管裝置，同時，在存儲器裝置上形成其他高電壓晶體管裝置。電連 接到一個阱部分的NAND單元串的位線連接到隔離裝置402的一端，同時，電連接到相鄰阱 部分的NAND單元串的位線連接到隔離裝置402的另一端。這樣，將連接到一個阱部分中的 NAND單元串的位線稱為位線段。圖10中，用參考標號404指示這些位線段。如果存儲器陣 列400中有多于兩個阱部分，那么，具有和每個位線段404成一排或串聯(lián)連接的更多隔離裝 置402。所有隔離裝置400的柵極端接收偏置電壓Viso，該電壓選擇為至少足夠高的電壓 電平，以傳輸讀出和編程操作中施加在位線上的最高電壓電平。因而，在讀出和編程操作期 間使能隔離裝置。換句話說，所有隔離裝置的柵極端都可過驅(qū)(overdrive)到高于電源電 壓VDD的電平。對有些裝置而言過驅(qū)其柵極端不是必須的，驅(qū)動到電源電壓VDD就夠了。例如，如果在將特定邏輯狀態(tài)編程到閃速存儲單元的編程操作中向位線施加VDD， 那么偏置電壓Viso至少應(yīng)該為VDD+Vtn，其中Vtn是η溝道晶體管的門限電壓。通過將Viso 設(shè)為該電壓電平，在編程期間在所有位線段上保持完全的VDD電壓電平。對所選阱部分的 存儲塊進行擦除操作時，相應(yīng)的位線段上升到約Verase-0. 6V。但是，由于隔離裝置404的 柵極偏置到Viso = VDD+Vtn，所以其他的位線段限于充電到VDD。因而，由于連接到位線的 η+擴散區(qū)域已經(jīng)被設(shè)計成抗VDD電壓電平，所以需要最小的額外結(jié)擊穿設(shè)計。存儲器陣列400的一個示例中，在讀出、編程和擦除操作期間，Viso固定保持在同一電壓電平。本領(lǐng)域技術(shù)人員應(yīng)該理解可用不同方式提供Viso。替代示例中，Viso可以是 解碼信號，這意味著選擇性地將Viso施加到和所選阱部分相鄰的隔離裝置的柵極。
圖11是圖10的實施例示例的電路示意圖。圖11中，一個存儲體具有存儲器陣列 和用于選擇性隔離每列中的一個位線段和其他位線段的位線段解碼器，該存儲器陣列具有 在阱部分之間形成的用于限定位線段的動態(tài)啟動的隔離裝置。為了簡化附圖未示出行解碼 器，但是，本領(lǐng)域技術(shù)人員應(yīng)該理解，行解碼器是驅(qū)動每個存儲塊中的NAND單元串的字線 所必須的。存儲體500包括存儲器陣列502、頁面緩沖器504和位線段解碼器506。本例的 存儲器陣列502包括四個阱部分508、510、512和514，每個阱部分恰好包括一個存儲塊。相 應(yīng)地，存儲器陣列502和圖8A/8B的存儲器陣列202結(jié)構(gòu)相同。在每個阱部分之間形成隔離 裝置516，本例中每個隔離裝置是η溝道晶體管。位線段518連接到每個存儲塊中的NAND 單元串，而且兩端連接到隔離裝置。位線尾段520和522是不連接到任何NAND單元串的位 線段，而是連接到一個隔離裝置516和一些其他端電路。例如，位線尾段520連接到阱部分 508上面的隔離裝置516和位線預(yù)充電電路524。另一方面，位線尾段522連接到阱部分 514下面的隔離裝置516和頁面緩沖器504。雖然圖11的本例示出在其中形成有一個存儲 塊的每個阱部分，根據(jù)替代示例，可在每個阱部分中形成有多個存儲塊，其中位線段共同連 接到位于同一阱部分內(nèi)的多個存儲塊。由NAND邏輯門532和NAND邏輯門540驅(qū)動的隔離 裝置516是可選的，意味著對應(yīng)于阱部分508和514的位線段518可分別延伸到預(yù)充電電 路524和頁面緩沖器504。位線段解碼器506用于禁用、使之不導(dǎo)電或截止所選隔離裝置516，以隔離對應(yīng)于 所選阱部分的位線段518和所有的其他位線段518，所選阱部分包括要擦除的所選存儲塊。 位線段解碼器506包括0R(或)邏輯門526、528和530，以及NAND邏輯門532、534、536、 538和540。每個OR邏輯門526、528和530接收兩個不同的阱部分選擇信號，具體而言，接 收對應(yīng)于相鄰阱部分的兩個阱部分選擇信號。由于相鄰的阱部分共用同一隔離裝置516，在 選擇或?qū)ぶ穬蓚€相鄰阱部分之一以進行擦除操作時，用OR邏輯門禁用這兩個相鄰阱部分 之間的隔離裝置516。在圖11的示例中，由于每個阱部分中恰好有一個阱部分，所以阱部分 選擇信號對應(yīng)于經(jīng)解碼的塊地址BA[1:4]。位線段解碼器506所需的阱部分選擇信號的數(shù) 量取決于存儲體的存儲器陣列中的阱部分數(shù)量。例如，如果圖11的每個阱部分中恰好有兩 個存儲塊，那么總共有八(8)個存儲塊。相應(yīng)地，三個塊地址信號用于單獨選擇八個存儲塊 之一，但是兩個最高有效塊地址信號可用于產(chǎn)生阱部分選擇信號。例如，圖7B的存儲塊驅(qū) 動電路122的修改形式可有三個輸入AND邏輯門而不是兩個輸入AND邏輯門140，用于解碼 B_ADDR[1]、B_ADDR[2]和B_ADDR[3]，以進行八選一的選擇。因而，本領(lǐng)域技術(shù)人員應(yīng)該理 解，總共有八個存儲塊驅(qū)動電路，而每個存儲塊有一個。本例中，用公知的邏輯解碼兩個最 高有效塊地址B_ADDR[3]和B_ADDR[2]，以提供四個阱部分選擇信號。每個NAND邏輯門534、536和538具有分別用于接收OR邏輯門526、528和530的 輸出的第一輸入。由于阱部分508上面的隔離裝置516不是和其他阱部分共用的，所以NAND 邏輯門532的第一輸入用于直接接收阱部分選擇信號。類似地，由于阱部分514下面的隔 離裝置516不是和其他阱部分共用的，所以NAND邏輯門540的第一輸入用于直接接收阱部 分選擇信號。所有NAND邏輯門的第二輸入接收擦除信號ERASE，每個NAND邏輯門的輸出驅(qū) 動和至少一個阱部分相鄰的一組隔離裝置516。每個NAND邏輯門的高邏輯電平輸出設(shè)為使得隔離裝置516被驅(qū)動到足以使最大位線電壓電平傳輸通過的電壓電平。例如，如果最大 位線電壓是VDD，那么向NAND邏輯門施加大于VDD的正電壓。根據(jù)本例，對于讀出和編程操作，將信號ERASE設(shè)為低邏輯電平，從而導(dǎo)通或過驅(qū) 所有隔離裝置516。如前所述，可向所有NAND邏輯門施加比VDD電源電壓大的電壓電平。 因而，忽略阱部分選擇信號BA[1:4]的邏輯狀態(tài)。在擦除操作期間，將信號ERASE設(shè)為高邏 輯電平?，F(xiàn)在，NAND邏輯門532和540響應(yīng)于阱部分選擇信號BA[1:4]，NAND邏輯門534、 536和538響應(yīng)于相應(yīng)OR邏輯門的輸出。在NAND邏輯門的第一和第二輸入都處于高邏輯 電平時，將NAND邏輯門的輸出驅(qū)動到無效邏輯電平，使NAND邏輯門進行響應(yīng)。相應(yīng)地，一 個阱部分選擇信號處于有效高邏輯電平時，與相應(yīng)選擇的阱部分相鄰的隔離裝置的組被截 止。然后，向所選阱部分施加擦除電壓Verase。例如，如果要擦除阱部分510中的存儲塊，那么，僅將地址BA[2]驅(qū)動到高邏輯電 平。然后，NAND邏輯門534和536將它們各自的輸出驅(qū)動到低邏輯電平，如VSS，并且柵極 和NAND邏輯門534和536的輸出電耦合的隔離裝置516會截止。因而，使阱部分510的位 線段518和其他阱部分的其他位線段去耦。圖11的示例中，在擦除操作中，響應(yīng)于經(jīng)解碼的塊地址BA [ 1 4]，選擇性地把位線 段518和其他位線段斷開。替代示例中，所有隔離裝置都是響應(yīng)于存儲器裝置的操作模式 而全局使能或禁用的。具體而言，如果執(zhí)行擦除操作，那么所有的隔離裝置516截止，這與 任何地址信息都無關(guān)。圖12是根據(jù)圖10實施例的替代示例具有存儲器陣列的一個存儲體的電路示意 圖，其中該存儲器陣列具有在阱部分之間形成的動態(tài)啟動的隔離裝置。圖12中，存儲體550 包括和圖11所示同樣的存儲體陣列502，但是這里用簡單的段去耦邏輯552替代位線段解 碼器506。段去耦邏輯552包括反相器554、556、558、560和562，每個反相器并行地接收擦 除信號ERASE，并驅(qū)動各組隔離裝置516。本例中，反相器具有電源電壓VDD或者大于VDD 的電壓電平，以在非擦除操作期間過驅(qū)隔離裝置516。擦除操作中，將信號ERASE驅(qū)動到高 邏輯電平，所有的反相器將隔離裝置516的柵極驅(qū)動到VSS。所有的隔離裝置516截止，使 得所有位線段518彼此隔離，向包括待擦除的存儲塊的所選阱部分施加Verase。編程或讀 出操作中，ERASE處于低邏輯電平，隔離裝置的柵極被驅(qū)動到至少為VDD的電壓電平。圖11和12的示例中，在讀出或編程操作中ERASE處于無效低邏輯電平，以保證所 有的隔離裝置516處于至少導(dǎo)通或者過驅(qū)狀態(tài)。不幸的是，影響感測時間的一個公知問題 是位線電容。本領(lǐng)域技術(shù)人員應(yīng)該理解，隨著位線長度增加，其電容也增加。由于通過導(dǎo)電 閃速存儲單元的電流較小，所以位線電容較高時難以感測該電流。因而，圖11和12所示的 隔離裝置可用于本發(fā)明的替代實施例，以降低位線電容從而縮短感測時間。圖13是根據(jù)實施例示例用于減小位線電容從而縮短感測時間的替代存儲體570 的電路示意圖。存儲器陣列502和圖11所示相同，但是示出了根據(jù)本實施例示例的替代位 線段解碼器572。位線段解碼器572在擦除操作期間截止存儲器陣列502中的所有隔離裝 置516，并且在讀出操作期間選擇性地截止特定隔離裝置516。圖13中，位線段解碼器572 包括反相器574，其輸出用于提供耦合到位線預(yù)充電電路524和阱部分508之間的各組隔離 裝置516的隔離驅(qū)動信號，位線段解碼器572還包括OR邏輯門576、578、580和582，每個 的輸出用于提供耦合到各組隔離裝置516的隔離驅(qū)動信號。OR邏輯門576、578、580和582的第一輸入分別耦合到NOR邏輯門584、586、588和590的輸出。反相器574和每對NOR邏 輯門和OR邏輯門稱為隔離裝置驅(qū)動器，其輸出用于驅(qū)動各個隔離裝置。OR邏輯門578、580 和582的第二輸入接收另一個隔離裝置驅(qū)動器的輸出，OR邏輯門576的第二輸入接地。每 個隔離裝置驅(qū)動器將其用于一組隔離裝置516的隔離驅(qū)動信號提供給一個隔離裝置驅(qū)動 器，后者將其隔離驅(qū)動信號提供給第二組隔離裝置516，其中第二組隔離裝置位于第一組隔 離裝置和頁面緩沖器504之間。OR邏輯門584、586、588和590的第一輸入接收擦除信號 ERASE。NOR邏輯門584、586、588和590的第二輸入是反相輸入，分別接收阱部分選擇信號 BA[1]、BA[2]、BA[3]和 BA[4]。
如前文存儲器陣列502的示例結(jié)構(gòu)中所述，每個阱部分包括一個存儲塊，因而，經(jīng) 解碼的塊地址BA[1:4]可用作阱部分選擇信號。擦除操作中位線段解碼器572的操作是直 觀的。將信號ERASE設(shè)為有效的高邏輯電平，從而使每個N0R邏輯門提供低邏輯電平輸出， 每個0R邏輯門將該低邏輯電平輸出作為隔離驅(qū)動信號提供給所有的隔離裝置516。因而， ERASE位于高邏輯電平時，所有的隔離裝置516都截止，可向所選阱部分施加Verase。讀出操作中，只有位于包括所選存儲塊的阱部分和頁面緩沖器504之間的隔離裝 置516是導(dǎo)通或過驅(qū)的。所有其他隔離裝置都截止，以使所選存儲塊的所選NAND單元串感 測到的位線電容最小。例如，選擇阱部分512中的存儲塊進行讀出操作時，阱部分512和 514之間的隔離裝置516導(dǎo)通，阱部分514和頁面緩沖器504之間的隔離裝置516也導(dǎo)通。 因而，在所選存儲塊的讀出操作中，只有對應(yīng)于包括所選存儲塊的所選阱部分的位線段518 和對應(yīng)于位于所選阱部分和頁面緩沖器之間的所有其他中間阱部分的位線段518彼此電 耦合。圖13的示例中，隔離裝置驅(qū)動器的每個0R邏輯門是地址超控電路。注意，具有反相 器574的隔離裝置驅(qū)動器不包括N0R邏輯門和0R邏輯門，因為其控制的隔離裝置516和位 線預(yù)充電電路524之間沒有更多的阱部分。地址超控電路使得由阱部分選擇信號啟動的隔 離裝置驅(qū)動器使能或啟動接近頁面緩沖器504的下一組隔離裝置516。示例讀出操作中，所選存儲塊位于阱部分510中，因而，BA[2]被驅(qū)動到高邏輯電 平，ERASE處于低邏輯電平。ERASE處于低邏輯電平時，反相器574導(dǎo)通或過驅(qū)其隔離裝置。 由于BA[1]處于低邏輯電平，所以N0R門584提供低邏輯電平輸出，0R門576將該低邏輯 電平傳輸給其各組隔離裝置516。N0R門586向0R門578提供高邏輯電平輸出，0R門578 還接收來自0R門576的低邏輯電平輸出。因而，阱部分510和512之間的隔離裝置516被 導(dǎo)通或過驅(qū)。BA[3]處于低邏輯電平，NOR門588將其輸出驅(qū)動到低邏輯電平。然而，0R門 580接收到0R門578的高邏輯電平輸出。因而，N0R門588的輸出是過驅(qū)的。類似地，N0R 門590的輸出被0R門582過驅(qū)，因而，位于阱部分512和514和頁面緩沖器504之間的隔 離裝置516導(dǎo)通。使用圖13的讀出方案，所選存儲塊位于離頁面緩沖器504最遠的阱部分508中時 出現(xiàn)最糟糕的讀出情況。另一方面，最優(yōu)的讀出情況出現(xiàn)在所選存儲塊位于離頁面緩沖器 504最近的阱部分514時。因而，可以根據(jù)包括待讀出的所選存儲塊的所選阱部分來調(diào)整感 測時間和數(shù)據(jù)輸出傳輸時間。一個示例應(yīng)用中，可將在離頁面緩沖器504最近的阱部分中 形成的特定數(shù)目的存儲塊稱為高速存儲塊。位于離頁面緩沖器504較遠的阱部分中的其他 存儲塊可稱為普通速度存儲塊。用于外部系統(tǒng)時，可將數(shù)據(jù)選擇性地存儲在高速或普通速 度存儲塊，以進行高速或普通速度讀出操作。
圖14的流程圖歸納了根據(jù)前述的本發(fā)明實施例擦除所選存儲塊的方法。下面的 方法適用于具有任何數(shù)目的阱部分的存儲器陣列，其中每個阱部分包括至少一個存儲體。 從步驟600開始，偏置所選存儲塊進行擦除，這通過將字線、SSL和GSL設(shè)為適當?shù)牟脸?置條件來實現(xiàn)。表2示出待擦除的存儲塊的示例擦除偏置條件。如果每個阱部分包括至少 兩個存儲塊，那么就有和待擦除的所選存儲塊位于同一阱部分中的未選存儲塊。因而，在步 驟602，偏置和待擦除的所選存儲塊位于同一阱部分中的未選存儲塊，以防止對其存儲單元 進行擦除。同樣，表2示出字線、SSL和GSL的示例擦除抑制偏置條件。另一方面，如果每個 阱部分只包括一個存儲塊，那么跳過步驟602。前進到步驟604，向包括所選存儲塊的阱部 分施加擦除電壓。接下來在步驟606，在將Verase施加到所選阱部分的同時，或者之后很快 就將所選阱部分的位線段和其他位線段去耦。注意，將所選阱部分的位線段和相鄰阱部分 的位線段去耦就足夠了。該去耦是動態(tài)去耦或者靜態(tài)去耦。隔離裝置靜態(tài)偏置到Viso時 進行靜態(tài)去耦，在其電壓上升到大于Viso時，所選阱部分的位線段和其他位線段進行自去 耦。通過全局性地響應(yīng)于如ERASE的一個控制信號或者響應(yīng)于阱部分選擇信號主動截止隔 離裝置，來進行動態(tài)去耦。如果使用動態(tài)去耦，那么可以在向所選阱部分施加Verase之前 截止隔離裝置。所示的本存儲體實施例和本發(fā)明的示例通過形成可選擇性地偏置到所需的擦除 電壓的阱部分降低功耗，同時改善擦除存儲塊的速度。每個阱部分中形成有至少一個存儲 ±夬，因而，其電容比在一個大阱中形成所有存儲塊的現(xiàn)有NAND閃速存儲器陣列的電容低。 所有前文描述的存儲體實施例和示例可用于圖1A的NAND存儲器陣列或者圖1B的NAND存 儲器裝置芯片。如上文的實施例和示例所示，通過形成至少兩個阱部分可以降低存儲體的存儲陣 列的阱電容，每個阱部分中形成有至少一個存儲塊。降低的阱電容使得所選存儲塊的擦除 速度比現(xiàn)有單阱存儲陣列的擦除速度高。如果對于存儲體中有多個阱部分的NAND閃速存 儲裝置而言，擦除性能不是重要的指標，可以降低電荷泵的大小同時保持和現(xiàn)有NAND閃速 存儲裝置類似的擦除速度。在上述的實施例和示例中，簡化起見，裝置元件彼此的連接如圖 所示。本發(fā)明實際用于裝置時，器件、元件、電路等可以直接彼此連接。同時，器件、元件、電 路等也可通過該裝置操作所必需的其他器件、元件、電路等彼此間接連接。因而，實際結(jié)構(gòu) 中，電路元件和器件直接或間接彼此耦合或連接。上面的描述中，為了解釋闡述了許多細節(jié)和示例以提供對本發(fā)明實施例的全面理 解。然而，本領(lǐng)域技術(shù)人員應(yīng)該理解，這些具體細節(jié)不是實現(xiàn)本發(fā)明所必需的。另一方面， 公知的電學(xué)結(jié)構(gòu)和電路被示為框圖形式以避免使本發(fā)明不清楚。例如，沒有提供有關(guān)本發(fā) 明的實施例是否用軟件子程序、硬件電路、固件或者其組合來實現(xiàn)的具體細節(jié)。上述本發(fā)明的實施例僅為示例之用。本領(lǐng)域技術(shù)人員可對具體實施例進行替換、 修改和改變而不背離本發(fā)明的保護范圍，本發(fā)明的保護范圍僅由所附權(quán)利要求限定。
權(quán)利要求
一種NAND閃速存儲器，包括具有第一NAND單元串的第一阱部分，用于在擦除操作期間選擇性地接收擦除電壓；具有第二NAND單元串的第二阱部分，用于在所述擦除操作期間選擇性地接收所述擦除電壓；電連接到所述第一NAND單元串和第二NAND單元串的位線；以及電連接到所述位線的頁面緩沖器。
2.根據(jù)權(quán)利要求1所述的NAND閃速存儲器，其中所述第一阱部分包括電連接到第二位 線的第三NAND單元串，所述第二阱部分包括電連接到所述第二位線的第四NAND單元串，所 述第二位線電連接到所述頁面緩沖器。
3.根據(jù)權(quán)利要求2所述的NAND閃速存儲器，其中所述第一NAND單元串和所述第三 NAND單元串是一個存儲塊的一部分，所述第二 NAND單元串和所述第四NAND單元串是另一 個存儲塊的一部分。
4.根據(jù)權(quán)利要求1所述的NAND閃速存儲器，其中所述第一阱部分包括電連接到所述位 線的第三NAND單元串，所述第二阱部分包括電連接到所述位線的第四NAND單元串。
5.根據(jù)權(quán)利要求4所述的NAND閃速存儲器，其中所述第一NAND單元串是第一存儲塊 的一部分，所述第三NAND單元串是第二存儲塊的一部分，所述第二 NAND單元串是第三存儲 塊的一部分，所述第四NAND單元串是第四存儲塊的一部分。
6.根據(jù)權(quán)利要求5所述的NAND閃速存儲器，還包括用于響應(yīng)于塊地址選擇所述第一存 儲塊、第二存儲塊、第三存儲塊和第四存儲塊中的一個進行擦除的塊解碼器。
7.根據(jù)權(quán)利要求6所述的NAND閃速存儲器，還包括用于提供擦除電壓的電荷泵；以及用于響應(yīng)于所述塊地址將所述擦除電壓耦合到所述第一阱部分和第二阱部分之一的 選擇器。
8.根據(jù)權(quán)利要求1所述的NAND閃速存儲器，其中所述位線包括通過隔離裝置電連接到 所述第一 NAND單元串的第一位線段和電連接到所述第二 NAND單元串的第二位線段。
9.根據(jù)權(quán)利要求8所述的NAND閃速存儲器，其中所述隔離裝置位于所述第一阱部分和 所述第二阱部分之間。
10.根據(jù)權(quán)利要求8所述的NAND閃速存儲器，其中所述隔離裝置的柵極端在編程操作、 讀出操作和擦除操作期間偏置到大于電源電壓VDD的電壓。
11.根據(jù)權(quán)利要求8所述的NAND閃速存儲器，其中所述隔離裝置在所述擦除操作中是 不導(dǎo)電的，以在選擇所述第一 NAND單元串和第二 NAND單元串之一進行擦除時隔離所述第 一位線段和所述第二位線段。
12.根據(jù)權(quán)利要求8所述的NAND閃速存儲器，其中響應(yīng)于控制信號截止所述隔離裝置。
13.根據(jù)權(quán)利要求8所述的NAND閃速存儲器，其中響應(yīng)于阱部分選擇信號截止所述隔 離裝置。
14.根據(jù)權(quán)利要求8所述的NAND閃速存儲器，還包括位線段解碼器，用于在讀出操作期 間響應(yīng)于阱部分選擇信號使能所述隔離裝置，所述位線段解碼器在擦除操作期間響應(yīng)于擦 除控制信號禁止所述隔離裝置。
15.根據(jù)權(quán)利要求14所述的NAND閃速存儲器，其中所述位線段解碼器包括用于接收所述擦除控制信號和所述阱部分選擇信號的隔離裝置驅(qū)動器，所述隔離裝置驅(qū)動器提供隔離 驅(qū)動信號用于在所述阱部分選擇信號處于有效邏輯電平時控制所述隔離裝置。
16.根據(jù)權(quán)利要求15所述的NAND閃速存儲器，其中所述隔離裝置驅(qū)動器包括超控電 路，用于響應(yīng)于處于所述有效邏輯電平的另一個阱部分選擇信號將所述阱部分選擇信號驅(qū) 動到所述有效邏輯電平。
17.一種NAND閃速存儲器，包括至少兩個阱部分，每個阱部分包括至少一個NAND單元串的存儲塊，每個所述至少兩個 阱部分中的該至少一個存儲塊電連接到相應(yīng)的位線段；以及耦合在對應(yīng)于所述至少兩個阱部分的所述位線段之間的隔離裝置。
18.根據(jù)權(quán)利要求17所述的NAND閃速存儲器，其中所述隔離裝置的柵極端偏置到預(yù)定 的電壓。
19.根據(jù)權(quán)利要求18所述的NAND閃速存儲器，其中所述預(yù)定的電壓大于電源電壓VDD。
20.根據(jù)權(quán)利要求17所述的NAND閃速存儲器，其中在擦除操作期間截止所述隔離裝置。
21.根據(jù)權(quán)利要求17所述的NAND閃速存儲器，其中在讀出操作期間選擇性地截止所述隔離裝置。
22.根據(jù)權(quán)利要求21所述的NAND閃速存儲器，其中在讀出操作期間導(dǎo)通位于包括所選 存儲塊的所選阱部分和頁面緩沖器之間的所述隔離裝置。
23.根據(jù)權(quán)利要求17所述的NAND閃速存儲器，其中所述至少兩個阱部分中的每一個包 括兩個存儲塊。
24.根據(jù)權(quán)利要求17所述的NAND閃速存儲器，還包括用于選擇性地將擦除電壓傳輸給 所述至少兩個阱部分之一的選擇器。
25.根據(jù)權(quán)利要求24所述的NAND閃速存儲器，其中所述選擇器響應(yīng)于塊地址的一部分 將所述擦除電壓耦合至所述至少兩個阱部分之一，所述塊地址經(jīng)解碼以選擇一個存儲塊進 行擦除。
26.根據(jù)權(quán)利要求17所述的NAND閃速存儲器，還包括電連接到對應(yīng)于所述至少兩個阱 部分之一的所述位線段的頁面緩沖器。
27.一種用于擦除NAND閃速裝置中所選存儲塊的方法，包括 選擇第一阱部分中的存儲塊，所述第一阱部分包括至少兩個存儲塊； 偏置在所述第一阱部分中形成的所述存儲塊以進行擦除；偏置在所述第一阱部分中形成的未選存儲塊以防止擦除； 向所述第一阱部分施加擦除電壓；以及防止向包括至少另外兩個存儲塊的第二阱部分施加所述擦除電壓。
28.根據(jù)權(quán)利要求27所述的方法，還包括在向所述第一阱部分施加所述擦除電壓之前 使對應(yīng)于所述第一阱部分和第二阱部分的位線段彼此去耦。
29.根據(jù)權(quán)利要求27所述的方法，還包括當所述第一阱部分的位線電壓至少為向隔離 裝置的柵極端施加的預(yù)定偏置電壓時，用所述隔離裝置使對應(yīng)于所述第一阱部分和第二阱 部分的位線段彼此去耦。
全文摘要
一種NAND閃速存儲器，具有連接到頁面緩沖器的存儲器陣列的多個位線，其中在至少兩個阱部分中形成連接到同一位線的NAND單元串。至少一個阱部分可在擦除操作期間選擇性地耦合到擦除電壓，這樣防止未選阱部分接收擦除電壓。當阱部分的面積減小時，引起每個阱部分中的電容相應(yīng)降低。相應(yīng)地，電荷泵電路驅(qū)動能力保持不變時，相對于單阱存儲體獲得更高的NAND閃速存儲單元擦除速度?；蛘?，通過將具有特定面積的阱部分和具有降低的驅(qū)動能力的電荷泵匹配，實現(xiàn)對應(yīng)于單阱存儲體的恒定擦除速度。降低了驅(qū)動能力的電荷泵占據(jù)較小半導(dǎo)體芯片面積，從而降低了成本。
文檔編號G11C16/14GK101842849SQ200880113731
公開日2010年9月22日 申請日期2008年12月23日 優(yōu)先權(quán)日2008年1月7日
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