專利名稱：掃描信號線驅(qū)動(dòng)電路及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及向顯示裝置的掃描信號線提供掃描信號的掃描信號線驅(qū)動(dòng)電路，以及 使用所述掃描信號線驅(qū)動(dòng)電路的顯示裝置。
背景技術(shù)：
近幾年，人們的周邊存在許多電子設(shè)備、電氣設(shè)備、無線設(shè)備等的電磁波發(fā)生源。 這些電磁波發(fā)生源所發(fā)生的電磁波，對周圍的電磁環(huán)境帶來各種影響，而且，作為電磁波發(fā) 生源的電子設(shè)備等，其本身也會受到其他電磁波產(chǎn)生源所產(chǎn)生的電磁波的影響。因此，對于 電子設(shè)備等，要求其不對外產(chǎn)生電磁波，并要求其對周圍電磁環(huán)境具有抗擾性能。在業(yè)內(nèi)已對于電子設(shè)備等發(fā)生的電磁波制定了評價(jià)標(biāo)準(zhǔn)，尤其是作為模擬靜電放 電的標(biāo)準(zhǔn)，制定了 IEC61000-4-2標(biāo)準(zhǔn)。而且，使用稱為ESD槍的脈沖發(fā)生裝置進(jìn)行了對應(yīng) IEC61000-4-2標(biāo)準(zhǔn)的試驗(yàn)。在液晶顯示器等顯示裝置中，也使用所述ESD槍進(jìn)行靜電放電 的模擬試驗(yàn)，以確認(rèn)對顯示是否產(chǎn)生影響。另外，對于電子設(shè)備等的電磁波還提出了提高抗擾性能的技術(shù)(例如專利文獻(xiàn) 1)。圖12表示的是專利文獻(xiàn)1所揭示的半導(dǎo)體芯片91的結(jié)構(gòu)。半導(dǎo)體芯片91的外 周部設(shè)有多個(gè)周邊部襯墊92，這些周邊部襯墊92通過電線93與外部相連接。并且，在半導(dǎo) 體芯片91的所述周邊部襯墊92以外的芯片表面上，以直線形狀且以格子形狀均勻地設(shè)有 多個(gè)中央部襯墊94。所述中央部襯墊94之間通過電線95進(jìn)行連續(xù)的引線接合。通過這種結(jié)構(gòu)，可使得因配線電阻而發(fā)生的電壓降變得微小，并且，會減小配線的 電平梯度，從而可以防止因電源噪聲而導(dǎo)致的誤動(dòng)作等。專利文獻(xiàn)1 日本國公開專利公報(bào)《特開2005-85829號公報(bào)》(
公開日2005年3 月31日)

發(fā)明內(nèi)容
然而，根據(jù)所述現(xiàn)有技術(shù)中的結(jié)構(gòu)，多少能對于向Low側(cè)(低電平側(cè))改變電平的 噪聲而提高抗擾性，但是，當(dāng)接收到向High側(cè)(高電平側(cè))改變電平的噪聲時(shí)，就會存在容 易發(fā)生誤動(dòng)作的問題。特別是，在TFT液晶面板等顯示裝置中，因存在向High側(cè)改變電平的 噪聲而激活計(jì)劃外的柵極線時(shí)，就會存在因出現(xiàn)橫向亮線所導(dǎo)致的不良顯示的可能性。以 下對此進(jìn)行詳細(xì)說明。圖13是，表示現(xiàn)有技術(shù)中典型的TFT液晶面板101結(jié)構(gòu)的概略圖。TFT液晶面板 101具有玻璃基板102、源級驅(qū)動(dòng)器103以及柵極驅(qū)動(dòng)電路104。玻璃基板102上形成有 TFT107，TFT107的漏極上連接著在像素電極之間夾持有液晶的像素108。而且，TFT 107的 源極上連接著與源級驅(qū)動(dòng)器103的驅(qū)動(dòng)輸出相連的源級線105。TFT 107的柵極上連接著 與柵極驅(qū)動(dòng)器104相連的柵極線106。通過將柵極線106的信號提供給柵極來驅(qū)動(dòng)TFT107，并使源極線105的信號提供
5至像素108中。提供到像素108中的信號，將作為像素108與對置電極109之間的電壓被 儲存在像素108中，利用該電壓來確定像素108內(nèi)的液晶的透過程度，以進(jìn)行顯示。圖14是，表示柵極驅(qū)動(dòng)器104的結(jié)構(gòu)的電路圖。柵極驅(qū)動(dòng)器104包括移位寄存 器110、電平移位器電路112、輸出緩沖器113以及輸出端子114。移位寄存器110由7個(gè) D-FF(D-觸發(fā)器)111構(gòu)成，來自D-FF111的各個(gè)輸出Q1 Q7的信號，將被輸入到電平移 位器電路112中并被轉(zhuǎn)換為信號電平。來自電平移位器電路112的信號，通過輸出緩沖器 113從輸出端子114輸出到柵極線106。在移位寄存器110中，各D-FF111根據(jù)工作時(shí)鐘CLK進(jìn)行動(dòng)作，將從輸入端IN輸 入的信號按照工作時(shí)鐘CLK的定時(shí)依次輸出給Q1至Q7中。柵極驅(qū)動(dòng)器104具有使一個(gè)輸 出對應(yīng)一根柵極線106的實(shí)裝結(jié)構(gòu)，由于進(jìn)行TFT液晶面板101的顯示，因而依次驅(qū)動(dòng)?xùn)艠O 線 106。移位寄存器110的輸出Q1 Q7通常為Low，在開始顯示的定時(shí)，輸入端IN中會輸 入High脈沖，并依次使High脈沖移位。在移位寄存器110中被移位的High脈沖，通過依 次使柵極線106處于High電平，并使TFT107導(dǎo)通來進(jìn)行畫面的顯示。在此，對于如柵極驅(qū)動(dòng)器104的半導(dǎo)體集成電路，從其周邊的電源端子襯墊對其 提供電源。近來，因工藝的精細(xì)化或芯片尺寸的增加趨勢，如專利文獻(xiàn)1中的背景技術(shù)所記 載，從電源端子襯墊到芯片內(nèi)有源區(qū)域的電源配線的電阻變大而成為不能被忽略的程度， 這將成為電源噪聲導(dǎo)致誤動(dòng)作的原因。上述配線電阻的影響不僅僅涉及電源，對信號配線 也有同樣的影響。具體地說，對于圖13所示的TFT液晶面板101，進(jìn)行背景技術(shù)中所記載的靜電放電 模擬試驗(yàn)時(shí)，會發(fā)生在顯示畫面出現(xiàn)橫向亮線的顯示不良現(xiàn)象。通過分析顯示不良的原因 發(fā)現(xiàn)，在柵極驅(qū)動(dòng)器104中，由于在D-FF111的輸出與輸出緩沖器113的輸入側(cè)發(fā)生了由改 變電平的噪聲所導(dǎo)致的電平變動(dòng)，因此發(fā)生了顯示中出現(xiàn)橫向亮線的現(xiàn)象。S卩，如上所述，移位寄存器110的各個(gè)輸出因噪聲的影響向High側(cè)發(fā)生電平變動(dòng)， 在原本輸出High脈沖的定時(shí)之外，當(dāng)柵極驅(qū)動(dòng)器104的輸出變成High狀態(tài)時(shí)，原本不進(jìn)行 顯示的柵極線106被激活(ON)，發(fā)生顯示不良現(xiàn)象。還有，移位寄存器110的一部分D-FF111的輸出因噪聲而變成High狀態(tài)，而且下 一級D-FF111的輸入讀取了該High電平的情況下，移位寄存器110不僅對正常移位的High 脈沖進(jìn)行移位外，還對因噪聲而產(chǎn)生的High脈沖也進(jìn)行移位，從而導(dǎo)致顯示不良持續(xù)的現(xiàn)象。對于向High側(cè)改變電平的噪聲，如專利文獻(xiàn)1所揭示，減少配線電阻的電壓降的 措施也不能提高噪聲抗擾性。鑒于以上問題，本發(fā)明的目的在于，實(shí)現(xiàn)一種對于向High側(cè)改變電平的噪聲具有 高抗擾性的且不容易發(fā)生顯示不良現(xiàn)象的掃描信號線驅(qū)動(dòng)電路及顯示裝置。為了實(shí)現(xiàn)上述目的，本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路具備級聯(lián)連接有M個(gè)觸發(fā) 器的第一移位寄存器，M為2以上的整數(shù)，該第一移位寄存器將自外部所輸入的輸入信號同 步于時(shí)鐘信號并依次轉(zhuǎn)送至后級觸發(fā)器中，且通過從各觸發(fā)器的數(shù)據(jù)輸出端子輸出第一移 位脈沖來驅(qū)動(dòng)顯示畫面的掃描信號線，該掃描信號線驅(qū)動(dòng)電路的特征在于在所述觸發(fā)器 中，至少一個(gè)觸發(fā)器的數(shù)據(jù)輸出端子上連接有下拉電阻。
6
根據(jù)上述結(jié)構(gòu)，第一移位寄存器的M個(gè)觸發(fā)器通過依次轉(zhuǎn)送輸入信號來輸出用于 驅(qū)動(dòng)掃描信號線的第一移位脈沖。其中，至少有一個(gè)觸發(fā)器的數(shù)據(jù)輸出端子上連接有下拉 電阻，從外部接收到向High側(cè)改變電平的噪聲時(shí)，所述下拉電阻起到消除第一移位脈沖的 趨向High側(cè)電平變動(dòng)的作用。由此，可以防止在非計(jì)劃的定時(shí)第一移位脈沖變成High狀態(tài) 并激活原本不進(jìn)行顯示的柵極線而導(dǎo)致的顯示不良現(xiàn)象。從而，本發(fā)明提供的掃描信號線 驅(qū)動(dòng)電路對于向High側(cè)改變電平的噪聲具有抗擾性高，且不易發(fā)生顯示不良現(xiàn)象的效果。本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路優(yōu)選的是，還具備M個(gè)邏輯電路以及級聯(lián)連接 有M個(gè)觸發(fā)器的第二移位寄存器；所述第二移位寄存器將所述輸入信號的反相信號同步于 所述時(shí)鐘信號并依次轉(zhuǎn)送至后級觸發(fā)器中，且通過各觸發(fā)器的數(shù)據(jù)輸出端子輸出第二移位 脈沖，在所述第二移位寄存器的觸發(fā)器中，至少一個(gè)觸發(fā)器的數(shù)據(jù)輸出端子上連接有上拉 電阻；所述邏輯電路分別將所述第一移位寄存器的第N級觸發(fā)器所輸出的第一移位脈沖與 所述第二移位寄存器的第N級觸發(fā)器所輸出的第二移位脈沖的反相脈沖之間的邏輯和作 為第三移位脈沖進(jìn)行輸出，其中N為1以上M以下的整數(shù)，通過所述第三移位脈沖來驅(qū)動(dòng)所 述掃描信號線。根據(jù)上述結(jié)構(gòu)，在設(shè)有第一移位寄存器的基礎(chǔ)上還設(shè)置了第二移位寄存器。構(gòu)成 第二移位寄存器的觸發(fā)器，與第一移位寄存器相反，依次轉(zhuǎn)送輸入信號的反相信號，并輸出 第二移位脈沖。在第二移位寄存器中的至少一個(gè)觸發(fā)器的數(shù)據(jù)輸出端子上，連接有上拉電 阻，因而，當(dāng)從外部接收到向Low側(cè)改變電平的噪聲時(shí)，所述上拉電阻起到消除第二移位脈 沖的趨向Low側(cè)的電平變動(dòng)的作用。而且，通過邏輯電路取得第一移位寄存器以及第二移位寄存器中的同一級觸發(fā)器 所輸出的第一移位脈沖以及第二移位脈沖的反相脈沖之間的邏輯和，并將其作為第三移位 脈沖進(jìn)行輸出且以所述第三移位脈沖來驅(qū)動(dòng)掃描信號線。由此，即使在因存在向Low側(cè)改 變電平的噪聲而導(dǎo)致第一移位寄存器的移位中斷進(jìn)而第一移位脈沖消失的情況下，也能將 第二移位脈沖的反相脈沖作為第三移位脈沖進(jìn)行輸出。在此，由于第二移位脈沖是對輸入 信號的反相信號進(jìn)行移位而被輸出的，因此，第二移位脈沖的反相脈沖與進(jìn)行正常移位時(shí) 的第一移位脈沖具有相同的波形。從而，在從外部接收向Low側(cè)改變電平的噪聲而導(dǎo)致第 一移位脈沖消失的情況下，只要第二移位脈沖不消失，第三移位脈沖就會具有與進(jìn)行正常 移位時(shí)的第一移位脈沖相同的波形。并且，如上所述，對于向Low側(cè)改變電平的噪聲，第二移位脈沖不易發(fā)生電平變 動(dòng)，因此，就第三移位脈沖來說，不僅是對于向High側(cè)改變電平的噪聲不易發(fā)生電平變動(dòng)， 而且對于向Low側(cè)改變電平的噪聲也不易發(fā)生電平變動(dòng)。從而，可以獲得對于向High側(cè)改 變電平的噪聲以及對于向Low側(cè)改變電平的噪聲均具有高抗擾性的掃描信號驅(qū)動(dòng)電路。為了實(shí)現(xiàn)上述目的，本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路具備級聯(lián)連接有M個(gè)觸發(fā) 器的第一移位寄存器，M為2以上的整數(shù)，該第一移位寄存器將自外部所輸入的輸入信號同 步于時(shí)鐘信號并依次轉(zhuǎn)送至后級觸發(fā)器中，且通過從各觸發(fā)器的數(shù)據(jù)輸出端子輸出第一移 位脈沖來驅(qū)動(dòng)顯示畫面的掃描信號線，該掃描信號線驅(qū)動(dòng)電路的特征在于在所述觸發(fā)器 中的至少一個(gè)觸發(fā)器具備有，構(gòu)成該觸發(fā)器的數(shù)據(jù)輸入端子的第一傳輸門、第一變換器、第 二傳輸門、第二變換器、構(gòu)成數(shù)據(jù)輸出端子的第一緩沖電路，所述數(shù)據(jù)輸入端子、第一傳輸 門、第一變換器、第二傳輸門、第二變換器以及第一緩沖電路依次按順序連接；在所述第一變換器與所述第二傳輸門之間的第一連接點(diǎn)，設(shè)置有第一上拉電阻；在所述第二變換器與 所述第一緩沖電路之間的第二連接點(diǎn)，設(shè)置有第一下拉電阻。根據(jù)上述結(jié)構(gòu)，第一移位寄存器的M個(gè)觸發(fā)器通過依次轉(zhuǎn)送輸入信號來輸出用于 驅(qū)動(dòng)掃描信號線的第一移位脈沖。其中，至少有一個(gè)觸發(fā)器，其在第一變換器與第二傳輸門 之間的第一連接點(diǎn)，設(shè)有第一上拉電阻；其在第二變換器與第一緩沖電路之間的第二連接 點(diǎn)，設(shè)有第一下拉電阻，因此，可以提高觸發(fā)器內(nèi)部對于向High側(cè)改變電平的噪聲的抗擾 性。從而，即使接收到向High側(cè)改變電平的噪聲，第一移位脈沖也不易發(fā)生電平變動(dòng)。由 此，可以防止在非計(jì)劃的定時(shí)第一移位脈沖變成High狀態(tài)并激活原本不進(jìn)行顯示的柵極 線而導(dǎo)致的顯示不良現(xiàn)象。從而，本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路對于向High側(cè)改變電 平的噪聲具有高抗擾性，且不易發(fā)生顯示不良現(xiàn)象。在本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路中，也可以取代將所述第一上拉電阻設(shè)置在 所述第一連接點(diǎn)的結(jié)構(gòu)，將所述第一上拉電阻設(shè)置在所述第二傳輸門與所述第二變換器之 間的第三連接點(diǎn)；取代將所述第一下拉電阻設(shè)置在所述第二連接點(diǎn)的結(jié)構(gòu)，將所述第一下 拉電阻設(shè)置在所述第一傳輸門與所述第一變換器之間的第四連接點(diǎn)。根據(jù)上述結(jié)構(gòu)，將第一上拉電阻設(shè)置在第二傳輸門與第二變換器之間的第三連接 點(diǎn)，將第一下拉電阻設(shè)置在第一傳輸門與第一變換器之間的第四連接點(diǎn)，因此，可以提高觸 發(fā)器內(nèi)部對于向High側(cè)改變電平的噪聲的抗擾性。從而，即使接收到向High側(cè)改變電平 的噪聲，第一移位脈沖也不易發(fā)生電平變動(dòng)。本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路也可以是，所述第一變換器由輸出高電平信號 的第一晶體管以及輸出低電平信號的第二晶體管所構(gòu)成；所述第二變換器由輸出高電平信 號的第三晶體管以及輸出低電平信號的第四晶體管所構(gòu)成；取代設(shè)置所述第一上拉電阻以 及第一下拉電阻的結(jié)構(gòu)，將所述第一晶體管的驅(qū)動(dòng)能力設(shè)定為高于所述第二晶體管的驅(qū)動(dòng) 能力，將所述第四晶體管的驅(qū)動(dòng)能力設(shè)定為高于所述第三晶體管的驅(qū)動(dòng)能力。根據(jù)上述結(jié)構(gòu)，在第一變換器中，輸出高電平信號的第一晶體管的驅(qū)動(dòng)能力高于 輸出低電平信號的第二晶體管的驅(qū)動(dòng)能力，因此，與在第一變換器與第二傳輸門之間的第 一連接點(diǎn)設(shè)置上拉電阻的結(jié)構(gòu)下的狀況相同。而且，在第二變換器中，輸出低電平信號的第 四晶體管的驅(qū)動(dòng)能力高于輸出高電平信號的第三晶體管的驅(qū)動(dòng)能力，因此，與在第二變換 器與第一緩沖電路之間的第二連接點(diǎn)設(shè)置下拉電阻的結(jié)構(gòu)下的狀況相同。從而，可以提高 觸發(fā)器內(nèi)部的對于向High側(cè)改變電平的噪聲的抗擾性，并且，即使接收到向High側(cè)改變電 平的噪聲，第一移位脈沖也不易發(fā)生電平變動(dòng)。本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路優(yōu)選的是，還具備M個(gè)邏輯電路以及級聯(lián)連接 有M個(gè)觸發(fā)器的第二移位寄存器；所述第二移位寄存器，將所述輸入信號的反相信號同步 于所述時(shí)鐘信號并依次轉(zhuǎn)送至后級觸發(fā)器中，且通過各觸發(fā)器的數(shù)據(jù)輸出端子輸出第二移 位脈沖，在所述第二移位寄存器的觸發(fā)器中，至少一個(gè)觸發(fā)器具備有，構(gòu)成該觸發(fā)器的數(shù)據(jù) 輸入端子的第三傳輸門、第三變換器、第四傳輸門、第四變換器、構(gòu)成數(shù)據(jù)輸出端子的第二 緩沖電路，所述數(shù)據(jù)輸入端子、第三傳輸門、第三變換器、第四傳輸門、第四變換器以及第二 緩沖電路依次按順序連接；在所述第三變換器與所述第四傳輸門之間的第五連接點(diǎn)，設(shè)置 有第二下拉電阻；在所述第四變換器與所述第二緩沖電路之間的第六連接點(diǎn)，設(shè)置有第二 上拉電阻；所述邏輯電路分別將所述第一移位寄存器的第N級觸發(fā)器所輸出的第一移位脈
8沖與所述第二移位寄存器的第N級觸發(fā)器所輸出的第二移位脈沖的反相脈沖之間的邏輯 和作為第三移位脈沖進(jìn)行輸出，通過所述第三移位脈沖，驅(qū)動(dòng)所述掃描信號線，其中N為1 以上M以下的整數(shù)。根據(jù)上述結(jié)構(gòu)，在設(shè)有第一移位寄存器的基礎(chǔ)上還設(shè)置了第二移位寄存器。構(gòu)成 第二移位寄存器的觸發(fā)器，與第一移位寄存器相反，依次轉(zhuǎn)送輸入信號的反相信號，并輸出 第二移位脈沖。在第二移位寄存器的至少一個(gè)觸發(fā)器中，于第三變換器與第四傳輸門之間 的第五連接點(diǎn)，設(shè)置有第二下拉電阻，于第四變換器與第二緩沖電路之間的第六連接點(diǎn)， 設(shè)置有第二上拉電阻，因此，可以提高觸發(fā)器內(nèi)部的、對于向Low側(cè)改變電平的噪聲的抗擾 性。從而，即使接收到向Low側(cè)改變電平的噪聲，第二移位脈沖也不易發(fā)生電平變動(dòng)。而且，通過邏輯電路取得第一移位寄存器以及第二移位寄存器中的同一級觸發(fā)器 所輸出的第一移位脈沖以及第二移位脈沖的反相脈沖之間的邏輯和，并將其作為第三移位 脈沖進(jìn)行輸出且以該第三移位脈沖來驅(qū)動(dòng)掃描信號線。由此，即使在因存在向Low側(cè)改變 電平的噪聲而導(dǎo)致第一移位寄存器的移位中斷進(jìn)而第一移位脈沖消失的情況下，也能將第 二移位脈沖的反相脈沖作為第三移位脈沖進(jìn)行輸出。在此，由于第二移位脈沖是對輸入信 號的反相信號進(jìn)行移位而被輸出的，因此，第二移位脈沖的反相脈沖與正常進(jìn)行了移位時(shí) 的第一移位脈沖具有相同的波形。從而，在從外部接收向Low側(cè)改變電平的噪聲而導(dǎo)致第 一移位脈沖消失的情況下，只要第二移位脈沖不消失，第三移位脈沖就會具有與進(jìn)行正常 移位時(shí)的第一移位脈沖相同的波形。并且，如上所述，對于向Low側(cè)改變電平的噪聲，第二移位脈沖不易發(fā)生電平變 動(dòng)，因此，就第三移位脈沖來說，不僅對于向High側(cè)改變電平的噪聲不易發(fā)生電平變動(dòng)，對 于向Low側(cè)改變電平的噪聲也不易發(fā)生電平變動(dòng)。從而，可以獲得對于向High側(cè)改變電平 的噪聲以及對于向Low側(cè)改變電平的噪聲均具有高抗擾性的掃描信號驅(qū)動(dòng)電路。在本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路中，也可以取代將所述第二下拉電阻設(shè)置在 所述第五連接點(diǎn)的結(jié)構(gòu)，將所述第二下拉電阻設(shè)置在所述第四傳輸門與所述第四變換器之 間的第七連接點(diǎn)；取代將所述第二上拉電阻設(shè)置在所述第六連接點(diǎn)的結(jié)構(gòu)，將所述第二上 拉電阻設(shè)置在所述第三傳輸門與所述第三變換器之間的第八連接點(diǎn)。根據(jù)上述結(jié)構(gòu)，將第二下拉電阻設(shè)置在第四傳輸門與第四變換器之間的第七連接 點(diǎn)，將第二上拉電阻設(shè)置在第三傳輸門與第三變換器之間的第八連接點(diǎn)，因此，可以提高觸 發(fā)器內(nèi)部的、對于向Low側(cè)改變電平的噪聲的抗擾性。從而，即使接收到向Low側(cè)改變電平 的噪聲，第二移位脈沖也不易發(fā)生電平變動(dòng)。在本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路中，也可以是，所述第三變換器由輸出高電 平信號的第五晶體管以及輸出低電平信號的第六晶體管構(gòu)成；所述第四變換器由輸出高電 平信號的第七晶體管以及輸出低電平信號的第八晶體管所構(gòu)成；取代設(shè)置所述第二上拉電 阻以及第二下拉電阻的結(jié)構(gòu)，將所述第六晶體管的驅(qū)動(dòng)能力設(shè)定為高于所述第五晶體管的 驅(qū)動(dòng)能力，將所述第七晶體管的驅(qū)動(dòng)能力設(shè)定為高于所述第八晶體管的驅(qū)動(dòng)能力。根據(jù)上述結(jié)構(gòu)，在第三變換器中，輸出低電平信號的第六晶體管的驅(qū)動(dòng)能力高于 輸出高電平信號的第五晶體管的驅(qū)動(dòng)能力，因此，與在第三變換器與第四傳輸門之間的第 五連接點(diǎn)設(shè)置下拉電阻的結(jié)構(gòu)下的狀況相同。而且，在第四變換器中，輸出高電平信號的第 七晶體管的驅(qū)動(dòng)能力高于輸出低電平信號的第八晶體管的驅(qū)動(dòng)能力，因此，與在第四變換器與第二緩沖器電路之間的第六連接點(diǎn)設(shè)置上拉電阻的結(jié)構(gòu)下的狀況相同。從而可提高觸 發(fā)器內(nèi)部的對于向Low側(cè)改變電平的噪聲的抗擾性，并且，即使接收到向Low側(cè)改變電平的 噪聲，第二移位脈沖也不易發(fā)生電平變動(dòng)。為了實(shí)現(xiàn)上述目的，本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路的特征在于具備至少一 個(gè)級聯(lián)連接有M個(gè)觸發(fā)器的第一移位寄存器、至少一個(gè)級聯(lián)連接有M個(gè)觸發(fā)器的第二移位 寄存器以及M個(gè)多數(shù)表決電路，其中，M為2以上的整數(shù)；所述第一移位寄存器的個(gè)數(shù)與所 述第二移位寄存器的個(gè)數(shù)合計(jì)得到的總數(shù)為3以上的奇數(shù)；所述第一移位寄存器將自外部 所輸入的輸入信號同步于時(shí)鐘信號并依次轉(zhuǎn)送至后級觸發(fā)器中，且通過各觸發(fā)器的數(shù)據(jù)輸 出端子輸出第一移位脈沖，在所述第一移位寄存器的觸發(fā)器中，至少一個(gè)觸發(fā)器的數(shù)據(jù)輸 出端子上連接有下拉電阻；所述第二移位寄存器將所述輸入信號的反相信號同步于所述時(shí) 鐘信號并依次轉(zhuǎn)送至后級觸發(fā)器中，且通過各觸發(fā)器的數(shù)據(jù)輸出端子輸出第二移位脈沖， 在所述第二移位寄存器的觸發(fā)器中，至少一個(gè)觸發(fā)器的數(shù)據(jù)輸出端子上連接有上拉電阻; 每個(gè)所述多數(shù)表決電路中輸入所述第一移位寄存器的第N級觸發(fā)器所輸出的第一移位脈 沖以及所述第二移位寄存器的第N級觸發(fā)器所輸出的第二移位脈沖的反相脈沖，其中N為1 以上M以下的整數(shù)，所述多數(shù)表決電路從輸入的脈沖中選擇個(gè)數(shù)多的一方的脈沖作為第三 移位脈沖進(jìn)行輸出；通過所述第三移位脈沖來驅(qū)動(dòng)顯示畫面的掃描信號線。根據(jù)上述結(jié)構(gòu)，設(shè)置了使得第一移位寄存器的個(gè)數(shù)與所述第二移位寄存器的個(gè)數(shù) 合計(jì)得到的總數(shù)為3以上的奇數(shù)。其中，如上所述，在第一移位寄存器中，由于下拉電阻的 存在，增加了對于向High側(cè)改變電平的噪聲的抗擾性，而在第二移位寄存器中，由于上拉 電阻的存在，增加了對于向Low側(cè)改變電平的噪聲的抗擾性。而且，第一移位寄存器以及第二移位寄存器中的同一級觸發(fā)器所輸出的第一移位 脈沖以及第二移位脈沖的反相脈沖，將輸入至多數(shù)表決電路中，多數(shù)表決電路從輸入的脈 沖中選擇個(gè)數(shù)多的一方的脈沖并將其作為第三移位脈沖進(jìn)行輸出。在所有的移位寄存器正 常進(jìn)行移位動(dòng)作的情況下，第一移位脈沖與第二移位脈沖的反相脈沖的波形相同。在此，即 使是因存在來自外部的向High側(cè)改變電平的噪聲以及向Low側(cè)改變電平的噪聲而導(dǎo)致一 部分移位脈沖發(fā)生誤動(dòng)作且一部分輸入脈沖具有不同波形的情況下，多數(shù)表決電路也能選 擇出個(gè)數(shù)多的一方的脈沖，因此，第三移位脈沖的波形與正常時(shí)的波形相同。從而可獲得對 于向High側(cè)改變電平的噪聲以及對于向Low側(cè)改變電平的噪聲均具有高抗擾性的掃描信 號驅(qū)動(dòng)電路。在本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路中，優(yōu)選的是，在設(shè)置多個(gè)所述第一移位寄 存器或者所述第二移位寄存器的情況下，多個(gè)第一移位寄存器或者第二移位寄存器之間互 不鄰接，且不共用電源配線及GND配線。就第一移位寄存器來說，其對于向High側(cè)改變電平的噪聲具有高抗擾性，相反 地，其對于向Low側(cè)改變電平的噪聲則抗擾性低。還有，就第二移位寄存器來說，其對于向 Low側(cè)改變電平的噪聲具有高抗擾性，相反地，其對于向High側(cè)改變電平的噪聲則抗擾性 低。因此，例如在第一移位寄存器的設(shè)置個(gè)數(shù)比第二移位寄存器的設(shè)置個(gè)數(shù)多的情況下，因 存在向Low側(cè)改變電平的噪聲而導(dǎo)致所有第一移位寄存器發(fā)生誤動(dòng)作時(shí)，會使多數(shù)表決電 路輸出的第三移位脈沖也變成錯(cuò)誤的信號。對此，根據(jù)上述結(jié)構(gòu)，第一移位寄存器或者第二移位寄存器之間互不鄰接，且不共用電源配線及GND配線，因此，可以降低由向High側(cè)改變電平的噪聲或者向L。W側(cè)改變電平的噪聲所導(dǎo)致的第一或者第二移位寄存器的任意一方的整體發(fā)生誤動(dòng)作的風(fēng)險(xiǎn)。從而，可以進(jìn)一步降低噪聲對第三移位脈沖產(chǎn)生的影響。
本發(fā)明提供的顯示裝置的特征在于具備上述掃描信號線驅(qū)動(dòng)電路。
根據(jù)上述結(jié)構(gòu)，由于本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路對于向High側(cè)改變電平的噪聲，或者對于向High側(cè)改變電平的噪聲與向L。W側(cè)改變電平的噪聲雙方均具有高抗擾性，因此，至少可以提供對于向High側(cè)改變電平的噪聲具有高抗擾性的、且不易發(fā)生顯示不良現(xiàn)象的顯示裝置。
如上所述，在本發(fā)明提供的掃描信號線驅(qū)動(dòng)電路中，所述觸發(fā)器中的至少一個(gè)觸發(fā)器的輸出端子上連接有下拉電阻，因此，對于向High側(cè)改變電平的噪聲具有高抗擾性，且不易發(fā)生顯示不良現(xiàn)象。
本發(fā)明的其他目的、特征和優(yōu)點(diǎn)在以下的描述中會變得十分明了。此外，以下參照附圖來明確本發(fā)明的優(yōu)點(diǎn)。


圖l是表示本發(fā)明實(shí)施方式l所涉及的柵極驅(qū)動(dòng)器結(jié)構(gòu)的電路圖。
圖2是表示本發(fā)明實(shí)施方式l所涉及的TFT液晶面板結(jié)構(gòu)的概略圖。
圖3是表示本發(fā)明實(shí)施方式2所涉及的柵極驅(qū)動(dòng)器結(jié)構(gòu)的電路圖。
圖4是表示，在圖3所示的柵極驅(qū)動(dòng)器未接收到噪聲的通常情況下來自各個(gè)觸發(fā)器以及。R電路的信號波形的時(shí)序圖。
圖5是表示，在圖3所示的柵極驅(qū)動(dòng)器接收到向L。W側(cè)改變電平的噪聲時(shí)來自各個(gè)觸發(fā)器以及。R電路的信號波形的時(shí)序圖。
圖6是表示本發(fā)明實(shí)施方式所涉及的邏輯電路的變形例的電路圖。
圖7是表示本發(fā)明實(shí)施方式3所涉及的柵極驅(qū)動(dòng)器結(jié)構(gòu)的電路圖。
圖8是表示構(gòu)成圖7所示柵極驅(qū)動(dòng)器中的一方移位寄存器的觸發(fā)器詳細(xì)結(jié)構(gòu)的電路圖。
圖9是表示構(gòu)成圖7所示柵極驅(qū)動(dòng)器中的另一方移位寄存器的觸發(fā)器詳細(xì)結(jié)構(gòu)的電路圖。
圖lo是表示本發(fā)明實(shí)施方式4所涉及的柵極驅(qū)動(dòng)器結(jié)構(gòu)的電路圖。
圖11是表示設(shè)置于圖lo所示柵極驅(qū)動(dòng)器中的多數(shù)表決電路的詳細(xì)結(jié)構(gòu)的電路圖。
圖12是表示現(xiàn)有技術(shù)中的半導(dǎo)體芯片結(jié)構(gòu)的概略圖。
圖13是表示現(xiàn)有技術(shù)中的TFT液晶面板結(jié)構(gòu)的概略圖。
圖14是表示現(xiàn)有技術(shù)中的柵極驅(qū)動(dòng)器結(jié)構(gòu)的電路圖。
[附圖標(biāo)記說明]
lTFT液晶面板(顯示裝置)
4、24、34、44 柵極驅(qū)動(dòng)器(掃描信號線驅(qū)動(dòng)電路)
6柵極線(掃描信號線)
lod、loe移位寄存器(第一移位寄存器)
10u移位寄存器(第二移位寄存器)
10d、10u、10e移位寄存器
11D-FF (觸發(fā)器)
12電平移位電路
15OR電路(邏輯電路)
16AND電路(邏輯電路)
25多數(shù)表決電路
30d移位寄存器(第一移位寄存器)
30u移位寄存器(第二移位寄存器)
31d、31uD-FF (觸發(fā)器)
BUFF緩沖器(第一緩沖電路、第二緩沖電路)
CLK工作時(shí)鐘(時(shí)鐘信號)
D數(shù)據(jù)輸入端子
IN輸入信號
N2晶體管(第二晶體管、第六晶體■”
N4晶體管(第四晶體管、第八晶體■”
P2晶體管(第一晶體管、第五晶體■”
P4晶體管(第三晶體管、第七晶體■”
Q數(shù)據(jù)輸出端子
Q1 Q7信號(第三移位脈沖)
Qld--Q7d信號(第一移位脈沖)
Qlu --Q7u信號(第二移位脈沖)
Qle --Q7e信號(第一移位脈沖)
Qlld Q17d信號(第一移位脈沖)
Qllu Q17u信號(第二移位脈沖)
Rd下拉電阻
Rdl下拉電阻(第一下拉電阻)
Rd2下拉電阻(第二下拉電阻)
Ru上拉電阻
Rul上拉電阻(第一上拉電阻)
Ru2上拉電阻(第二上拉電阻)
a點(diǎn)(第四連接點(diǎn)、第八連接點(diǎn))
b點(diǎn)(第一連接點(diǎn)、第五連接點(diǎn))
c點(diǎn)(第三連接點(diǎn)、第七連接點(diǎn))
d點(diǎn)(第二連接點(diǎn)、第六連接點(diǎn))
具體實(shí)施例方式
以下，將參照

本發(fā)明所提供的半導(dǎo)體裝置的實(shí)施方式。另外，在以下說明 中，為了更好地實(shí)施本發(fā)明而限定了各種優(yōu)選的技術(shù)特征，但本發(fā)明并不局限于以下說明的實(shí)施方式以及附圖。[實(shí)施方式1]下面參照圖1以及圖2說明本發(fā)明的實(shí)施方式1。圖2是表示本實(shí)施方式的TFT液晶面板1結(jié)構(gòu)的概略圖。TFT液晶面板1具有玻 璃基板2、源極驅(qū)動(dòng)器3以及柵極驅(qū)動(dòng)器4。玻璃基板2上設(shè)有源極線5以及柵極線6，在源 極線5以及柵極線6的各交點(diǎn)，設(shè)有TFT7以及像素8，而且，像素8的一端與對置電極9相 連接。在此，TFT液晶面板1的玻璃基板2、源極驅(qū)動(dòng)器3、源極線5、柵極線6、TFT7、像素8 以及對置電極9分別與圖13中的TFT液晶面板101的玻璃基板102、源極驅(qū)動(dòng)器103、源極 線105、柵極線106、TFT107、像素108以及對置電極109大致相同，從而省略對這些部件的 詳細(xì)說明。在本實(shí)施方式中，為了加強(qiáng)TFT液晶面板1對于電磁波噪聲的抗擾性，按如下結(jié)構(gòu) 形成了柵極驅(qū)動(dòng)器4。圖1是表示柵極驅(qū)動(dòng)器4的結(jié)構(gòu)的電路圖。柵極驅(qū)動(dòng)器4具有移位寄存器10d、7 個(gè)電平移位電路12、7個(gè)輸出緩沖器13以及7個(gè)輸出端子14，其中，移位寄存器10d具有級 聯(lián)連接的7個(gè)D-FF11。D-FF11、電平移位電路12、輸出緩沖器13以及輸出端子14分別與 圖14所示的D-FF111、電平移位電路112、輸出緩沖器113以及輸出端子114大致相同。另 外，電平移位電路12或輸出緩沖器13的個(gè)數(shù)并不局限于7個(gè)，可以根據(jù)進(jìn)行掃描的柵極線 的個(gè)數(shù)而適當(dāng)設(shè)定。移位寄存器10d具有級聯(lián)連接的7個(gè)D-FF11，移位寄存器10d的初級D-FF11的 數(shù)據(jù)輸入端子D上將輸入柵極驅(qū)動(dòng)器4的輸入信號IN。而且，移位寄存器10d的各D-FF11 的時(shí)鐘端子CK上將輸入工作時(shí)鐘CLK，從各D-FF11的數(shù)據(jù)輸出端子Q中將輸出信號Qld Q7d。而且，在移位寄存器10d中，各D-FF11的數(shù)據(jù)輸出端子Q上連接有下拉電阻Rd。 具體地說，各D-FF11的數(shù)據(jù)輸出端子Q連接下拉電阻Rd的一端，下拉電阻Rd的另一端接 地。由此，從外部接收到電磁波噪聲，D-FF11的信號Qld Q7d要向High側(cè)發(fā)生電平 變動(dòng)的情況下，可以消除該電平變動(dòng)。從而，可以防止顯示不良的現(xiàn)象，這里所說的顯示不 良是，因存在向High側(cè)改變電平的噪聲而發(fā)生原本不進(jìn)行顯示的柵極線被激活所導(dǎo)致的結(jié)果。另外，下拉電阻Rd的電阻值越小，對于向High側(cè)改變電平的噪聲的抗擾性會越 強(qiáng)，而反面，移位寄存器10d輸出High脈沖的驅(qū)動(dòng)能力會下降。移位寄存器10d的驅(qū)動(dòng)能 力下降時(shí)，接收到向Low側(cè)改變電平的噪聲的情況下，可能會消除正常進(jìn)行移位的High脈 沖。而且，下拉電阻Rd的電阻值成為與各D-FF11的緩沖能力之間的相對值，根據(jù)驅(qū)動(dòng)的電 路規(guī)模或工作速率的不同，所需的各D-FF11的緩沖能力值不同。從而，設(shè)定下拉電阻Rd的 電阻值時(shí)要考慮假定的噪聲、D-FF11的緩沖能力等。而且，在本實(shí)施方式中，在各D-FF11的數(shù)據(jù)輸出端子Q上設(shè)置了下拉電阻Rd，即使 是至少在一個(gè)D-FF11的數(shù)據(jù)輸出端子Q上設(shè)置下拉電阻Rd的結(jié)構(gòu)，與現(xiàn)有技術(shù)相比，也能 提高噪聲抗擾性。另外，D-FF11也可以是如JK型等其他的觸發(fā)器。[實(shí)施方式2]
下面參照圖3至圖6說明本發(fā)明的實(shí)施方式2。根據(jù)實(shí)施方式1所涉及的柵極驅(qū) 動(dòng)器4，可提高對于向High側(cè)改變電平的噪聲的抗擾性，但反面，由于設(shè)置了下拉電阻Rd， 導(dǎo)致對于向Low側(cè)改變電平的噪聲所具有的抗擾性下降。因此，在本實(shí)施方式中，說明對于 向Low側(cè)改變電平的噪聲也能提高對噪聲的抗擾性的結(jié)構(gòu)。圖3是表示本實(shí)施方式所涉及的柵極驅(qū)動(dòng)器24結(jié)構(gòu)的電路圖。柵極驅(qū)動(dòng)器24具 有2個(gè)移位寄存器10d及移位寄存器10u、7個(gè)電平移位電路12、7個(gè)輸出緩沖器13、7個(gè)輸 出端子14以及7個(gè)OR電路15。S卩，柵極驅(qū)動(dòng)器24具有在圖1所示柵極驅(qū)動(dòng)器4的結(jié)構(gòu)的 基礎(chǔ)上還設(shè)有移位寄存器10u以及OR電路15的結(jié)構(gòu)。移位寄存器10u與移位寄存器10d相同，具有級聯(lián)連接的7個(gè)D-FF11，移位寄存器 10u的初級D-FF11的數(shù)據(jù)輸入端子D上通過變換器INV1將輸入柵極驅(qū)動(dòng)器4的輸入信號 IN。而且，移位寄存器10u的各D-FF11的時(shí)鐘端子CK上，也將輸入工作時(shí)鐘CLK，各D-FF11 的數(shù)據(jù)輸出端子Q將輸出信號Qlu Q7u。并且，移位寄存器10u的各D-FF 11的數(shù)據(jù)輸出端子Q上連接有上拉電阻Ru。具 體地說，各D-FF11的數(shù)據(jù)輸出端子Q連接上拉電阻Ru的一端，上拉電阻Ru的另一端連接 電源電位。移位寄存器10d的各D-FF11將輸出信號Qld Q7d，移位寄存器10u的各D-FF11 將輸出信號Qlu Q7u。信號Qld Q7d分別輸入至各OR電路15的輸入端子的一側(cè)。一 方面，信號Qlu Q7u分別通過變換器INV1輸入至各0R電路15的輸入端子的另一側(cè)。由 此，在各0R電路15中，將信號Qmd與信號Qmu(m為1 7的整數(shù))的反相信號之間的邏輯 和，作為信號Qm(m為1 7的整數(shù))輸出到各個(gè)電平移位電路12中。各信號Q1 Q7，通 過電平移位電路12改變信號電平，并通過輸出緩沖器13從輸出端子14輸出到柵極線。如所述，本實(shí)施方式中的柵極驅(qū)動(dòng)器24具有兩個(gè)移位寄存器，即，在各D-FF11的 數(shù)據(jù)輸出端子Q上設(shè)置了下拉電阻Rd的移位寄存器10d，以及，在各D-FF11的數(shù)據(jù)輸出端 子Q上設(shè)置了上拉電阻Ru，并對與移位寄存器10d進(jìn)行移位的信號具有相反邏輯值的信號 進(jìn)行移位的移位寄存器10u。因此，在移位寄存器10d中，對于接收到來自外部的電磁波噪 聲而將導(dǎo)致D-FF11的信號Qld Q7d向High側(cè)發(fā)生電平變動(dòng)的情況下，產(chǎn)生消除該電平 變動(dòng)的效果。一方面，在移位寄存器10u中，對于接收到來自外部的電磁波噪聲而將導(dǎo)致 D-FF11的信號Qlu Q7u向Low側(cè)發(fā)生電平變動(dòng)的情況下，產(chǎn)生消除該電平變動(dòng)的效果。并且，來自移位寄存器10d的信號Qmd (m為1 7的整數(shù))與來自移位寄存器10u 的信號Qmu(m為1 7的整數(shù))將輸入到0R電路15中，并由0R電路將這些信號的邏輯和 作為信號Qm(m為1 7的整數(shù))進(jìn)行輸出。從而，即使在因來自外部的噪聲而消除了移位 寄存器10d、10u —側(cè)的輸出的情況下，信號Q1 Q7也不會消失。由此，柵極驅(qū)動(dòng)器4不僅 能提高對于向High側(cè)改變電平的噪聲的抗擾性，還能提高對于向Low側(cè)改變電平的噪聲的 抗擾性。接著，對來自移位寄存器10d、10u以及0R電路15的輸出信號的定時(shí)進(jìn)行說明。圖4是表示在未接收到噪聲的通常情況下，信號Qld Q7d、信號Qlu Q7u以及 信號Q1 Q7的信號波形的時(shí)序圖。當(dāng)有輸入信號IN輸入時(shí)，在移位寄存器10d中，與工 作時(shí)鐘CLK的上升相配合，各D-FF11對輸入信號IN進(jìn)行移位，并輸出信號Qld Q7d。另 一方面，在移位寄存器10u中，與工作時(shí)鐘CLK的上升相配合，各D-FF11對輸入信號IN進(jìn)
14行移位，并輸出信號Qlu Q7u。信號Qmd、以及信號Qmu(m為1 7的整數(shù))的反相信號 將輸入到OR電路15中，并由OR電路15輸出這些信號邏輯和，即輸出信號Qm(m為1 7 的整數(shù))。圖5是表示當(dāng)接收到向Low側(cè)改變電平的噪聲的情況下，信號Qld Q7d、信號 Qlu Q7u以及信號Q1 Q7的信號波形的時(shí)序圖。在移位寄存器10d中，由于噪聲的影 響，信號Q3d的High脈沖消失，因此信號Q4d Q7d也不會被輸出。另一方面，在移位寄存 器10u中，在各D-FF11的數(shù)據(jù)輸出端子Q上設(shè)置了上拉電阻Ru，因此信號Q4u Q7u很難 向Low側(cè)發(fā)生變動(dòng)。因而，在移位寄存器10u中，很難受到將信號向Low側(cè)進(jìn)行變動(dòng)的噪聲 的影響，且發(fā)生噪聲時(shí)信號Q3d也不會消失。從而，信號Q4u Q7u不會受噪聲的影響，與 通常情況相同地被輸出，并且信號Q4u Q7u的反相信號會輸入到OR電路15中。以此，來 自O(shè)R電路15的輸出信號Q1 Q7具有與通常情況相同的波形。相反地，當(dāng)接收到向High側(cè)改變電平的噪聲的情況下，即使是在移位寄存器10u 中的移位中斷時(shí)，在移位寄存器10d中，也很難受到將信號向High側(cè)進(jìn)行變動(dòng)的噪聲的影 響，因此，來自移位寄存器10d的信號Qld Q7d不會消失。從而，來自O(shè)R電路15的輸出 信號Q1 Q7上不會出現(xiàn)噪聲的影響。如以上所述，在接收到向Low側(cè)改變電平的噪聲以及向High側(cè)改變電平的噪聲中 任何一種噪聲的情況下，柵極驅(qū)動(dòng)器4均能輸出與通常情況相同的信號。從而，對于具備本 實(shí)施方式所涉及的柵極驅(qū)動(dòng)器24的TFT液晶面板來說，即使接收到外部的電磁波噪聲，也 不易發(fā)生顯示不良的現(xiàn)象。另外，在柵極驅(qū)動(dòng)器24中，用于輸出來自移位寄存器10d的信號Qmd(m為1 7 的整數(shù))與來自移位寄存器10u的信號Qmu(m為1 7的整數(shù))的反相信號兩者的邏輯和 的電路，并不局限于0R電路15，也可以采用AND電路。S卩，如圖6所示，將信號Qmd的反相 信號與信號Qmu輸入到AND電路16中，并將AND電路16的輸出信號的反相信號作為信號 Qm，輸出到電平移位電路12中。[實(shí)施方式3]下面，參照圖7至圖9說明本發(fā)明的實(shí)施方式3。在實(shí)施方式1、2中，說明了在 D-FF的數(shù)據(jù)輸出端子與下一級數(shù)據(jù)輸入端子之間連接下拉電阻或上拉電阻的結(jié)構(gòu)。由此， 可以提高各D-FF之間的噪聲抗擾性，但是，由于D-FF內(nèi)部電路會受到噪聲的影響，因此會 有來自D-FF的輸出信號發(fā)生變動(dòng)的可能性。因此在本實(shí)施方式中，說明通過在D-FF內(nèi)部 設(shè)置下拉電阻以及上拉電阻來提高柵極驅(qū)動(dòng)器的噪聲抗擾性的結(jié)構(gòu)。圖7是表示本實(shí)施方式所涉及的柵極驅(qū)動(dòng)器34結(jié)構(gòu)的電路圖。柵極驅(qū)動(dòng)器34的 結(jié)構(gòu)，與在圖3所示的柵極驅(qū)動(dòng)器24的結(jié)構(gòu)中取代移位寄存器10d、10u設(shè)置了移位寄存器 30d、30u后的結(jié)構(gòu)相同。移位寄存器30d為，在圖3所示的移位寄存器10d中未在D-FF之 間設(shè)置下拉電阻Rd，并取代D-FF11設(shè)置了 D-FF31d的結(jié)構(gòu)，各D_FF31d將輸出信號Qlld Q17d。而且，移位寄存器30u為，在圖3所示的移位寄存器10u中未在D-FF之間設(shè)置上拉 電阻Ru，并取代D-FF11設(shè)置了 D-FF31U的結(jié)構(gòu)，各D_FF31u將輸出信號Qllu Q17u。另 外，在圖7中，對于與圖3所示的柵極驅(qū)動(dòng)器24中的部件相同的部件，采用相同的符號，并 省略其詳細(xì)說明。D-FF31d以及D-FF31U均在其內(nèi)部設(shè)置了下拉電阻以及上拉電阻。D_FF31d對于將信號向High側(cè)進(jìn)行變動(dòng)的噪聲具有加強(qiáng)了抗擾性的結(jié)構(gòu)。D-FF31U對于將信號向Low側(cè) 進(jìn)行變動(dòng)的噪聲具有加強(qiáng)了抗擾性的結(jié)構(gòu)。從而，信號Qlld Q17d不易受到向High側(cè)引起變動(dòng)的噪聲的影響，信號Qllu Q17u不容易受到向Low側(cè)引起變動(dòng)的噪聲的影響。而且，將信號Qnd(n為11 17的整數(shù))、 以及信號Qnu(n為11 17的整數(shù))的反相信號輸入到OR電路15中，并由OR電路15將 這些信號的邏輯和作為Qm(n為11 17的整數(shù))進(jìn)行輸出。從而，由于外部的噪聲導(dǎo)致移 位寄存器30d、30u的一側(cè)輸出消失的情況下，信號Q1 Q7也不會消失。接著，對D_FF31d、D-FF31U的具體結(jié)構(gòu)進(jìn)行說明。圖8是表示D_FF31d的詳細(xì)結(jié)構(gòu)的電路圖。D_FF31d具有8個(gè)P通道(channel) M0S晶體管P1 P8 (以下稱為晶體管P1 P8)、8個(gè)N通道M0S晶體管附 N8 (以下稱為 晶體管附 N8)、3個(gè)變換器INV3以及緩沖器BUFF。輸入至?xí)r鐘輸入端子CK中的工作時(shí) 鐘CLK的一側(cè)，通過2個(gè)變換器INV3成為信號CKD。而且，輸入至?xí)r鐘輸入端子CK中的工 作時(shí)鐘CLK的另一側(cè)，則通過1個(gè)變換器INV3成為信號CKDB。2個(gè)晶體管Pljl構(gòu)成傳輸門(第一傳輸門)，來自數(shù)據(jù)輸入端子D的信號將輸入 到第一傳輸門。晶體管P1的柵極中將輸入信號CKD，晶體管m的柵極中將輸入信號CKDB。2個(gè)晶體管P2、N2構(gòu)成變換器(第一變換器)。而且，4個(gè)晶體管P5、P6、N6、N5被 串列連接。具體地說，晶體管P5的源極連接電源電位；晶體管P5的漏極連接晶體管P6的 源極；晶體管P6的漏極連接晶體管N6的漏極；晶體管N6的源極連接晶體管N5的漏極；晶 體管N5的源極接地。晶體管P5的柵極中將輸入信號CKD ；晶體管N5的柵極中將輸入信號 CKDB。由晶體管Pl、m構(gòu)成的第一傳輸門的輸出將輸入至由晶體管P2、N2構(gòu)成的第一變 換器、晶體管P6的漏極以及晶體管N6的漏極中。2個(gè)晶體管P3、N3也構(gòu)成傳輸門(第二傳輸門)，晶體管P2的漏極、晶體管N2的 漏極、晶體管P6的柵極、晶體管N6的柵極以及第二傳輸門的輸入相互連接。晶體管P3的 柵極中會輸入信號CKDB ；晶體管N3的柵極中會輸入信號CKD。2個(gè)晶體管P4、N4構(gòu)成變換器(第二變換器)。而且，4個(gè)晶體管P7、P8、N8、N7串 聯(lián)連接。具體地說，晶體管P7的源極連接電源電位；晶體管P7的漏極連接晶體管P8的源 極；晶體管P8的漏極連接晶體管N8的漏極；晶體管N8的源極連接晶體管N7的漏極；晶體 管N7的源極接地。晶體管P7的柵極中會輸入信號CKDB ；晶體管N7的柵極中會輸入信號 CKD。由2個(gè)晶體管P3、N3構(gòu)成的第二傳輸門的輸出，將被輸入至由晶體管P4、N4構(gòu)成 的第二變換器、晶體管P8的漏極以及晶體管N8的漏極。晶體管P4的漏極、晶體管N4的漏極、晶體管P8的柵極以及晶體管N8的柵極中， 任意一個(gè)都與緩沖器BUFF的輸入端子相連接。而緩沖器BUFF的輸出端子成為D_FF31d的 數(shù)據(jù)輸出端子Q。在此，將由晶體管Pl、m構(gòu)成的第一傳輸門與由晶體管P2、N2構(gòu)成的第一變換器 之間的連接點(diǎn)表示為點(diǎn)a ；將由晶體管P2、N2構(gòu)成的變換器與由晶體管P3、N3構(gòu)成的傳輸 門之間的連接點(diǎn)表示為點(diǎn)b ；將由晶體管P3、N3構(gòu)成的傳輸門與由晶體管P4、N4構(gòu)成的變 換器之間的連接點(diǎn)表示為點(diǎn)c ；將由晶體管P4、N4構(gòu)成的變換器與緩沖器BUFF之間的連接點(diǎn)表示為點(diǎn)d。并且，在D_FF31d中，將上拉電阻Rul設(shè)置在點(diǎn)b上，將下拉電阻Rdl設(shè)置在點(diǎn)d 上。由此，即使接收到向High側(cè)改變電平的噪聲，輸出自緩沖器BUFF的輸出信號、即輸出自 D_FF31d的輸出信號也不易發(fā)生電平變動(dòng)。S卩，通過設(shè)置上拉電阻Rul以及下拉電阻Rdl， 可以提高D-FF31d內(nèi)部的對于向High側(cè)改變電平的噪聲的抗擾性。另外，取代設(shè)置上拉電阻Rul以及下拉電阻Rdl的結(jié)構(gòu)，采用擴(kuò)大晶體管P2以及 晶體管N4的柵極寬度的結(jié)構(gòu)，或者，采用縮短柵極長度來提高晶體管P2以及晶體管N4的 驅(qū)動(dòng)能力的結(jié)構(gòu)，與上述情況相同，根據(jù)這些結(jié)構(gòu)也可以提高D-FF31d內(nèi)部的對于向High 側(cè)改變電平的噪聲的抗擾性。還有，可以采用在點(diǎn)a上設(shè)置下拉電阻Rdl，在點(diǎn)c上設(shè)置上拉電阻Rul的結(jié)構(gòu)，此 時(shí)也與上述情況相同，能夠提高D-FF31d內(nèi)部的對于向High側(cè)改變電平的噪聲的抗擾性。圖9是表示D-FF31U的詳細(xì)結(jié)構(gòu)的電路圖。D_FF31u具有如下所述結(jié)構(gòu)，即，取代 圖8所示的在D-FF31d的點(diǎn)b上設(shè)置上拉電阻Rul且在點(diǎn)d上設(shè)置下拉電阻Rdl的結(jié)構(gòu)， 而在點(diǎn)b上設(shè)置了下拉電阻Rd2，在點(diǎn)d上設(shè)置上拉電阻Ru2的結(jié)構(gòu)。由此，與D-FF31d相 反，D-FF31U即使接收到向Low側(cè)改變電平的噪聲，輸出自緩沖器BUFF的輸出信號、即輸出 自D-FF31U的輸出信號也不易發(fā)生電平變動(dòng)。即，通過設(shè)置上拉電阻Ru2以及下拉電阻Rd2， 可以提高D-FF31U內(nèi)部的、對于向Low側(cè)改變電平的噪聲的抗擾性。另外，取代設(shè)置上拉電阻Ru2以及下拉電阻Rd2的結(jié)構(gòu)，采用擴(kuò)大晶體管N2以及 晶體管P4的柵極寬度的結(jié)構(gòu)，或者，采用縮短柵極長度來提高晶體管N2以及晶體管P4的 驅(qū)動(dòng)能力的結(jié)構(gòu)，與上述情況相同，根據(jù)這些結(jié)構(gòu)也可提高D-FF31U內(nèi)部的對于向Low側(cè)改 變電平的噪聲的抗擾性。同樣地，通過在點(diǎn)a上設(shè)置下拉電阻Rd2并在點(diǎn)c上設(shè)置上拉電阻Ru2的結(jié)構(gòu)，可 提高D-FF31U內(nèi)部的對于向Low側(cè)改變電平的噪聲的抗擾性。此外，還可采用在圖1所示的柵極驅(qū)動(dòng)器4中取代D-FF11而設(shè)置D-FF31d的結(jié)構(gòu)。 這種情況下，可以不設(shè)置下拉電阻Rd?？傊c現(xiàn)有技術(shù)相比，不論哪種結(jié)構(gòu)，均能提高對于 向High側(cè)改變電平的噪聲的抗擾性。[實(shí)施方式4]下面，參照圖10以及圖11說明本發(fā)明的實(shí)施方式4。圖10是表示本實(shí)施方式所涉及的柵極驅(qū)動(dòng)器44的結(jié)構(gòu)的電路圖。柵極驅(qū)動(dòng)器44 具有，在圖3所示的柵極驅(qū)動(dòng)器24的結(jié)構(gòu)基礎(chǔ)上添加設(shè)置移位寄存器10e，且取代0R電路 15設(shè)置了多數(shù)表決電路25的結(jié)構(gòu)。移位寄存器10e與移位寄存器10d相同，具有級聯(lián)連接的7個(gè)D_FF11，移位寄存器 10e的初級D-FF11的數(shù)據(jù)輸入端子D中會輸入柵極驅(qū)動(dòng)器44的輸入信號IN。而且，移位 寄存器10e的各D-FF11的時(shí)鐘端子CK中也會輸入工作時(shí)鐘CLK，并從各D-FF11的數(shù)據(jù)輸 出端子Q中輸出信號Qle Q7e。并且，與移位寄存器10d相同，移位寄存器10e的各D-FF11的數(shù)據(jù)輸出端子Q上 連接有下拉電阻Rd。更為具體地說，D-FF11的數(shù)據(jù)輸出端子Q上連接下拉電阻Rd的一端， 而下拉電阻Rd的另一端接地。多數(shù)表決電路25具有3個(gè)輸入端子A C以及輸出端子Q，輸入端子A C中有2個(gè)以上為High時(shí)，則輸出為High，輸入端子A C中有2個(gè)以上為Low時(shí)，則輸出為Low。 各多數(shù)表決電路25的輸入端子A C中會輸入來自移位寄存器10d的信號Qmd(m為1 7的整數(shù))、來自移位寄存器10u的信號Qmu的反相信號、來自移位寄存器10e的信號Qme。 多數(shù)表決電路25將這些輸入信號中具有2個(gè)以上同一波形的信號作為信號Qm(m為1 7 的整數(shù))進(jìn)行輸出。由此，在未接收到外部的噪聲的狀態(tài)下，信號Qmd、信號Qmu以及信號Qme均具有同 一波形。在此，由于噪聲，在移位寄存器10d、10u、10e中的任意一個(gè)發(fā)生誤動(dòng)作的情況下， 由于輸入到多數(shù)表決電路25中的多數(shù)信號具有正常波形，因此，多數(shù)表決電路25的信號Qm 與未接收到噪聲的狀態(tài)一樣。即，在柵極驅(qū)動(dòng)器44中也能提高對于噪聲的抗擾性。另外，優(yōu)選將移位寄存器10d以及移位寄存器10e配設(shè)在集成電路的相互分離位 置上，且使電源或GND配線相互分離。由此，即使柵極驅(qū)動(dòng)器44接收到向Low側(cè)改變電平 的噪聲的情況下，也能降低移位寄存器10d、10e的雙方均發(fā)生誤動(dòng)作的風(fēng)險(xiǎn)。圖11是，表示多數(shù)表決電路25的詳細(xì)結(jié)構(gòu)的電路圖。多數(shù)表決電路25具有3個(gè) AND電路25a、25b、25c以及OR電路25d。來自輸入端子A的信號，輸入至AND電路25a以 及AND電路25b中，來自輸入端子B的信號輸入至AND電路25b以及AND電路25c中，來自 輸入端子C的信號輸入至AND電路25b以及AND電路25c中。來自各AND電路25a、25b、 25c的輸出，輸入至OR電路25d中，OR電路25d的輸出端子成為多數(shù)表決電路25的輸出端 子Q。另外，圖11中舉例表示了多數(shù)表決電路的一種結(jié)構(gòu)，也可以采用其他公知的多數(shù) 表決電路。而且，取代多數(shù)表決電路25，可以設(shè)置0R電路，通過0R電路，輸出信號Qmd、信 號Qmu以及信號Qme (m為1 7的整數(shù))的邏輯和。還有，在本實(shí)施方式中，移位寄存器的系統(tǒng)數(shù)為3個(gè)系統(tǒng)，當(dāng)然，也可以設(shè)置5以上 奇數(shù)個(gè)系統(tǒng)的移位寄存器，并取得來自各移位寄存器的信號的多數(shù)表決。[實(shí)施方式的總結(jié)]本發(fā)明并不限于上述各實(shí)施方式和實(shí)施例，可以根據(jù)權(quán)利要求所示的范圍進(jìn)行各 種的變化，適當(dāng)?shù)亟M合不同實(shí)施方式記述的技術(shù)手段而得到的實(shí)施方式也包含于本發(fā)明的 技術(shù)范圍之內(nèi)。(工業(yè)可利用性)本發(fā)明可以廣泛適用于液晶顯示器等顯示裝置中。另外，上述用于實(shí)施本發(fā)明的最佳方式以及具體的實(shí)施方式或?qū)嵤├?，僅僅是為 明確本發(fā)明的技術(shù)內(nèi)容的具體例子，而不是只限定于這些具體例子而作出狹義地解釋，并 在本發(fā)明的精神和技術(shù)方案所述的范圍內(nèi)可以進(jìn)行各種各樣的變形而實(shí)施。
18
權(quán)利要求
一種掃描信號線驅(qū)動(dòng)電路，具備級聯(lián)連接有M個(gè)觸發(fā)器的第一移位寄存器，M為2以上的整數(shù)，該第一移位寄存器將自外部所輸入的輸入信號同步于時(shí)鐘信號并依次轉(zhuǎn)送至后級觸發(fā)器中，且通過從各觸發(fā)器的數(shù)據(jù)輸出端子輸出第一移位脈沖來驅(qū)動(dòng)顯示畫面的掃描信號線，該掃描信號線驅(qū)動(dòng)電路的特征在于在所述觸發(fā)器中，至少一個(gè)觸發(fā)器的數(shù)據(jù)輸出端子上連接有下拉電阻。
2.如權(quán)利要求1所述的掃描信號線驅(qū)動(dòng)電路，其特征在于還具備M個(gè)邏輯電路以及級聯(lián)連接有M個(gè)觸發(fā)器的第二移位寄存器；所述第二移位寄存器將所述輸入信號的反相信號同步于所述時(shí)鐘信號并依次轉(zhuǎn)送至 后級觸發(fā)器中，且通過各觸發(fā)器的數(shù)據(jù)輸出端子輸出第二移位脈沖，在所述第二移位寄存器的觸發(fā)器中，至少一個(gè)觸發(fā)器的數(shù)據(jù)輸出端子上連接有上拉電阻；所述邏輯電路分別將所述第一移位寄存器的第N級觸發(fā)器所輸出的第一移位脈沖與 所述第二移位寄存器的第N級觸發(fā)器所輸出的第二移位脈沖的反相脈沖之間的邏輯和作 為第三移位脈沖進(jìn)行輸出，N為1以上M以下的整數(shù)，通過所述第三移位脈沖來驅(qū)動(dòng)所述掃描信號線。
3.一種掃描信號線驅(qū)動(dòng)電路，具備級聯(lián)連接有M個(gè)觸發(fā)器的第一移位寄存器，M為2以 上的整數(shù)，該第一移位寄存器將自外部所輸入的輸入信號同步于時(shí)鐘信號并依次轉(zhuǎn)送至后 級觸發(fā)器中，且通過從各觸發(fā)器的數(shù)據(jù)輸出端子輸出第一移位脈沖來驅(qū)動(dòng)顯示畫面的掃描 信號線，該掃描信號線驅(qū)動(dòng)電路的特征在于在所述觸發(fā)器中，至少一個(gè)觸發(fā)器具備有，構(gòu)成該觸發(fā)器的數(shù)據(jù)輸入端子的第一傳輸 門、第一變換器、第二傳輸門、第二變換器、構(gòu)成數(shù)據(jù)輸出端子的第一緩沖電路，所述數(shù)據(jù)輸 入端子、第一傳輸門、第一變換器、第二傳輸門、第二變換器以及第一緩沖電路依次按順序 連接；在所述第一變換器與所述第二傳輸門之間的第一連接點(diǎn)，設(shè)置有第一上拉電阻；在所述第二變換器與所述第一緩沖電路之間的第二連接點(diǎn)，設(shè)置有第一下拉電阻。
4.如權(quán)利要求3所述的掃描信號線驅(qū)動(dòng)電路，其特征在于取代將所述第一上拉電阻設(shè)置在所述第一連接點(diǎn)，將所述第一上拉電阻設(shè)置在所述第 二傳輸門與所述第二變換器之間的第三連接點(diǎn)；取代將所述第一下拉電阻設(shè)置在所述第二連接點(diǎn)，將所述第一下拉電阻設(shè)置在所述第 一傳輸門與所述第一變換器之間的第四連接點(diǎn)。
5.如權(quán)利要求3或4所述的掃描信號線驅(qū)動(dòng)電路，其特征在于所述第一變換器由輸出高電平信號的第一晶體管以及輸出低電平信號的第二晶體管 所構(gòu)成；所述第二變換器由輸出高電平信號的第三晶體管以及輸出低電平信號的第四晶體管 所構(gòu)成；取代設(shè)置所述第一上拉電阻以及第一下拉電阻，將所述第一晶體管的驅(qū)動(dòng)能力設(shè)定為 高于所述第二晶體管的驅(qū)動(dòng)能力，將所述第四晶體管的驅(qū)動(dòng)能力設(shè)定為高于所述第三晶體 管的驅(qū)動(dòng)能力。
6.如權(quán)利要求3或4所述的掃描信號線驅(qū)動(dòng)電路，其特征在于還具備M個(gè)邏輯電路以及級聯(lián)連接有M個(gè)觸發(fā)器的第二移位寄存器；. 所述第二移位寄存器，將所述輸入信號的反相信號同步于所述時(shí)鐘信號并依次轉(zhuǎn)送至 后級觸發(fā)器中，且通過各觸發(fā)器的數(shù)據(jù)輸出端子輸出第二移位脈沖，在所述第二移位寄存器的觸發(fā)器中，至少一個(gè)觸發(fā)器具備有，構(gòu)成該觸發(fā)器的數(shù)據(jù)輸 入端子的第三傳輸門、第三變換器、第四傳輸門、第四變換器、構(gòu)成數(shù)據(jù)輸出端子的第二緩 沖電路，所述數(shù)據(jù)輸入端子、第三傳輸門、第三變換器、第四傳輸門、第四變換器以及第二緩 沖電路依次按順序連接；在所述第三變換器與所述第四傳輸門之間的第五連接點(diǎn)，設(shè)置有第二下拉電阻； 在所述第四變換器與所述第二緩沖電路之間的第六連接點(diǎn)，設(shè)置有第二上拉電阻； 所述邏輯電路分別將所述第一移位寄存器的第N級觸發(fā)器所輸出的第一移位脈沖與 所述第二移位寄存器的第N級觸發(fā)器所輸出的第二移位脈沖的反相脈沖之間的邏輯和作 為第三移位脈沖進(jìn)行輸出，其中N為1以上M以下的整數(shù)， 通過所述第三移位脈沖，驅(qū)動(dòng)所述掃描信號線。
7.如權(quán)利要求6所述的掃描信號線驅(qū)動(dòng)電路，其特征在于取代將所述第二下拉電阻設(shè)置在所述第五連接點(diǎn)，將所述第二下拉電阻設(shè)置在所述第 四傳輸門與所述第四變換器之間的第七連接點(diǎn)；取代將所述第二上拉電阻設(shè)置在所述第六連接點(diǎn)，將所述第二上拉電阻設(shè)置在所述第 三傳輸門與所述第三變換器之間的第八連接點(diǎn)。
8.如權(quán)利要求6所述的掃描信號線驅(qū)動(dòng)電路，其特征在于所述第三變換器由輸出高電平信號的第五晶體管以及輸出低電平信號的第六晶體管 所構(gòu)成；所述第四變換器由輸出高電平信號的第七晶體管以及輸出低電平信號的第八晶體管 所構(gòu)成；取代設(shè)置所述第二上拉電阻以及第二下拉電阻，將所述第六晶體管的驅(qū)動(dòng)能力設(shè)定為 高于所述第五晶體管的驅(qū)動(dòng)能力，將所述第七晶體管的驅(qū)動(dòng)能力設(shè)定為高于所述第八晶體 管的驅(qū)動(dòng)能力。
9.一種掃描信號線驅(qū)動(dòng)電路，其特征在于具備至少一個(gè)級聯(lián)連接有M個(gè)觸發(fā)器的第一移位寄存器、至少一個(gè)級聯(lián)連接有M個(gè)觸 發(fā)器的第二移位寄存器、以及M個(gè)多數(shù)表決電路，其中M為2以上的整數(shù)；所述第一移位寄存器的個(gè)數(shù)與所述第二移位寄存器的個(gè)數(shù)合計(jì)得到的總數(shù)為3以上 的奇數(shù)；所述第一移位寄存器將自外部所輸入的輸入信號同步于時(shí)鐘信號并依次轉(zhuǎn)送至后級 觸發(fā)器中，且通過各觸發(fā)器的數(shù)據(jù)輸出端子輸出第一移位脈沖，在所述第一移位寄存器的觸發(fā)器中，至少一個(gè)觸發(fā)器的數(shù)據(jù)輸出端子上連接有下拉電阻；所述第二移位寄存器將所述輸入信號的反相信號同步于所述時(shí)鐘信號并依次轉(zhuǎn)送至 后級觸發(fā)器中，且通過各觸發(fā)器的數(shù)據(jù)輸出端子輸出第二移位脈沖，在所述第二移位寄存器的觸發(fā)器中，至少一個(gè)觸發(fā)器的數(shù)據(jù)輸出端子上連接有上拉電阻；每個(gè)所述多數(shù)表決電路中輸入所述第一移位寄存器的第N級觸發(fā)器所輸出的第一移 位脈沖以及所述第二移位寄存器的第N級觸發(fā)器所輸出的第二移位脈沖的反相脈沖，其中 N為1以上M以下的整數(shù)，所述多數(shù)表決電路從輸入的脈沖中選擇個(gè)數(shù)多的一方的脈沖作為第三移位脈沖進(jìn)行 輸出；通過所述第三移位脈沖來驅(qū)動(dòng)顯示畫面的掃描信號線。
10.如權(quán)利要求9所述的掃描信號線驅(qū)動(dòng)電路，其特征在于在設(shè)置多個(gè)所述第一移位寄存器或者所述第二移位寄存器的情況下，多個(gè)第一移位寄 存器或者第二移位寄存器之間互不鄰接，且不共用電源配線及GND配線。
11.一種顯示裝置，其特征在于具備權(quán)利要求1至4以及9至10中任意一項(xiàng)所述的掃描信號線驅(qū)動(dòng)電路。
全文摘要
本發(fā)明的目的在于實(shí)現(xiàn)對于向High側(cè)改變電平的噪聲具有高抗擾性、不易發(fā)生顯示不良的掃描信號線驅(qū)動(dòng)電路，本發(fā)明的配設(shè)在TFT液晶面板上的柵極驅(qū)動(dòng)器(4)具備級聯(lián)連接有D-FF(11)的移位寄存器(10d)，信號從該D-FF(11)的數(shù)據(jù)輸出端子(Q)輸出。此時(shí)，所述D-FF(11)的數(shù)據(jù)輸出端子(Q)上連接有下拉電阻(Rd)，因此，即使接收到向High側(cè)改變電平的噪聲的情況下，也能防止所述D-FF的數(shù)據(jù)輸出端子所輸出的信號發(fā)生電平變動(dòng)。由此，可以防止因噪聲而導(dǎo)致原本不進(jìn)行顯示的柵極線被激活的情況下所產(chǎn)生的顯示不良現(xiàn)象。
文檔編號G11C19/00GK101836247SQ200880112830
公開日2010年9月15日 申請日期2008年10月14日 優(yōu)先權(quán)日2007年10月26日
發(fā)明者渡部利男 申請人:夏普株式會社