專利名稱：：非易失性存儲器件和對其中的多級單元進行編程的方法非易失性存儲器件和對其中的多級單元進行編程的方法對相關專利申請的交叉引用本專利申請要求2007年9月10日提交的韓國專利申請No.2007-091543和2007年11月9日提交的韓國專利申請No.2007-114307的優(yōu)先權，這些申請的內(nèi)容通過引用全部結合于此。
背景技術：
：本發(fā)明涉及非易失性存儲器件和對非易失性存儲器件中的多級單元進行編程的方法。更具體地，本發(fā)明涉及非易失性存儲器件和對非易失性存儲器件中的多級單元進行編程的方法，用于對特定存儲單元的最高有效位進行高效編程。對電編程和擦除數(shù)據(jù)并且不需要定期重寫數(shù)據(jù)的刷新功能的非易失性存儲器件的需求不斷增加。非易失性存儲器件包括存儲單元陣列，具有用于以矩陣形式存儲數(shù)據(jù)的存儲單元；以及頁緩沖器，用于對某存儲單元中的數(shù)據(jù)進行編程或者從特定存儲單元讀取數(shù)據(jù)。頁緩沖器具有連接到存儲單元的一對位線；寄存器，用于臨時存感測節(jié)點，用于感測特定位線或指定寄存器的電壓電平；以及位線選擇電路，用于控制位線和感測節(jié)點的連接。已開發(fā)出用于存儲一位或多位的存儲器件以增強非易失性存儲器件的完整性(integrity)。該存儲器件被稱為多級單元(MLC)。當對用于存儲例如2位的MLC進行編程時，該MLC可以存儲四個lt據(jù)，例如ll、10、Ol和OO。結果，可以增強非易失性存儲器件的完整性。對MLC進行編程的方法包括通過向存儲單元的字線施加編程電壓來對對應的存儲單元進行編程的操作，和驗證編程是否被執(zhí)行的!Hi操作。在對MLC進行編程的方法中，與對SLC進行編程的方法不同，對最低有效位進行編程的操作和對最高有效位進行編程的操作是分開執(zhí)行的。當最高有效位被編程時，使用具有不同量值的l^電壓執(zhí)行至少兩個^e操作。特別地，根據(jù)第一jihe電壓執(zhí)行第一i^e操作，并且不管第一IHi操作是否完成，根據(jù)高于第一IHi電壓的第二lHit電壓執(zhí)行第二a操作。然而，當編程電壓被施加在頁的單元中時，在存儲單元未被編程到比第一驗證電壓更高的電壓時，該存儲單元不能被編程到比第二發(fā)汪電壓更高的電壓。結果，對mlc進行編程的方法的效率可能降低。
發(fā)明內(nèi)容本發(fā)明的目的是提供一種具有指示器單元的非易失性存儲器件。本發(fā)明的另一個目的是提供一種對非易失性存儲器件中的mlc進行編程的方法，以便通過使用指示器單元省略部分mi操作。根據(jù)一個示例性實施例，對非易失性存儲器件中的多級單元進行編程的方法包括向包括主單元和指示器單元的多個單元中的每個單元提供不同的數(shù)據(jù)，其中，所述多個主單元和所述多個指示器單元具有根據(jù)數(shù)據(jù)的不同的閾值電壓；對主單元和指示器單元執(zhí)行編程操作；基于第一mt電壓對主單元和指示器單元執(zhí)行第一aiiE操作；重復執(zhí)行編程操作和第一驗證操作，直到所述指示器單元的第一單元的閾值電壓高于第一IHE電壓；并且當?shù)谝粏卧拈撝惦妷焊哂诘谝话l(fā)汪電壓時，基于第二mit電壓，對主單元執(zhí)行第二^t操作。根據(jù)本發(fā)明的另一個示例性實施例，對非易失性存儲器件中的多級單元進行編程的方法包括向包括主單元和指示器單元的多個單元中的每個單元提供不同的數(shù)據(jù)，其中，所述主單元和所述指示器單元具有根據(jù)^t據(jù)的不同的閾值電壓；對主單元和指示器單元執(zhí)行編程操作；基于第一IHi電壓，對主單元和指示器單元執(zhí)行第一^E操作；重復執(zhí)行編程操作和第一B操作，直到上述指示器單元的第一單元的閾值電壓高于第一^￡電壓；當?shù)谝粏卧拈撝惦妷焊哂诘谝籌HE電壓時，基于第二發(fā)汪電壓，對主單元執(zhí)行第二fei操作；重復執(zhí)行編程操作、第一^￡操作和第二￡操作，直到上述指示器單元的第二單元的閾值電壓高于第二發(fā)汪電壓；當?shù)诙卧拈撝惦妷焊哂诘诙炞C電壓時，基于第三驗汪電壓，對主單元執(zhí)行第三a^操作；重復執(zhí)行編程操作、第一m^操作、第二IHe操作和第三miE操作，直到上述指示器單元的第三單元的閾值電壓高于第三^電壓；并且當?shù)谌龁卧拈撝惦妷焊哂诘谌炌綦妷簳r，基于第四驗汪電壓，對主單元執(zhí)行第四mt操作。根據(jù)本發(fā)明一個示例性實施例的非易失性存儲器件包括:基于主單元是否被編程而被驗證的多個指示器單元；指示器單元頁緩沖器，其被配置成根據(jù)指示器單元的編程結果輸出驗證完成信號；以及控制邏輯電路，其被配置成根據(jù)輸出的驗證完成信號，通過控制高電壓發(fā)生器改變發(fā)汪電壓。才艮據(jù)以上方法和非易失性存儲器件，可以降低對多級單元的編程執(zhí)行IHE操作所需要的時間。是否執(zhí)行后續(xù)mi操作是根據(jù)指示器單元的閾值電壓的增加來確定的。這與基于第一驗汪電壓到第n驗汪電壓按順序執(zhí)行a^t操作的常規(guī)方法相比是有利的。此外，有些B操作可以省略。當結合附圖考慮時，參考下面的詳細描述，將明白本發(fā)明的上述和其它特征和優(yōu)點，其中圖1A到圖1D是示出根據(jù)編程操作、多級單元的閾值電壓分布的示圖2A是示出當具有3位的MLC被編程時的閾值電壓分布的示圖2B是示出用于對具有3位的MLC的編程進行驗證的普通(common)^ilJMt的流程圖2C是示出在用于對具有3位的MLC進行編程的普通編程操作中所施加的編程電壓和!Hi電壓的波形的示圖3是示出根據(jù)本發(fā)明的一個示例性實施例的非易失性存儲器件的示圖4是示出根據(jù)本發(fā)明的一個示例性實施例的非易失性存儲器件中的頁緩沖器的示圖5是示出根據(jù)本發(fā)明的一個示例性實施例對MLC的編程進行a^的it禾呈的流禾呈圖6是示出才艮據(jù)本發(fā)明的一個示例性實施例的指示器單元和指示器單元頁緩沖器的示圖7是示出才艮據(jù)本發(fā)明的另一個示例性實施例的指示器單元陣列和指示器單元頁緩沖器的方框圖8A是示出當用于存儲2位的MLC被進行編程時所施加的編程電壓和!Ht電壓的波形的示圖8B是示出當用于存儲3位的MLC被進行編程時所施加的編程電壓和JIHE電壓的波形的示圖；并且圖8C是示出當用于存儲4位的MLC被進行編程時所施加的編程電壓和發(fā)汪電壓的波形的示圖。具體實施例方式在下文中，將參考附圖詳細說明本發(fā)明的優(yōu)選實施例。圖1A到圖1D是示出根據(jù)編程操作、多級單元的閾值電壓分布的示圖。圖1A示出根據(jù)對最低有效位的編程操作的閾值電壓分布。存儲單元根據(jù)編程操作被進行編程，并且被編程的存儲單元具有高于驗汪電壓PV1的閾值電壓。圖1B示出當具有2位的多級單元MLC被進行編程時的閾值電壓分布。根據(jù)對最低有效位和最高有效位的編程，MLC具有特性不同的四個閾值電壓分布。這些閾值電壓分布對應于不同的mt電壓。對最低有效位的編程的^￡操作基于第二^￡電壓PV2執(zhí)行，對最高有效位的編程的IHE操作基于第一驗證電壓PV1或第三驗證電壓PV3執(zhí)行。圖1C示出當用于存儲3位的MLC被進行編程時的閾值電壓分布。根據(jù)對最低有效位、第一最高有效位和第二最高有效位的編程，MLC具有特性不同的8個閾值電壓分布。這些閾值電壓分布對應于不同的m^電壓。對最低有效位的編程的!HiE操作基于第四miE電壓PV4執(zhí)行，對第一最高有效位的編程的B操作基于第二發(fā)汪電壓PV2或第六驗汪電壓PV6執(zhí)行，并且對第二最高有效位的編程的驗證操作基于第一發(fā)逸電壓PV1、第三!Hi電壓PV3、第五lHt電壓PV5或第七驗ii電壓PV7執(zhí)行。圖1D示出當用于存儲4位的MLC被進行編程時的閾值電壓分布。根據(jù)對最低有效位、第一最高有效位、第二最高有效位和第三最高有效位的編程，MLC具有特性不同的16個閾值電壓分布。這些閾值電壓分布對應于不同的驗證電壓。對最低有效位的編程的B操作基于第八!HiE電壓PV8執(zhí)行，而對第一最高有效位的編程的mi操作基于第四發(fā)汪電壓PV4或第十二發(fā)汪電壓PV12執(zhí)行。此外，對第二最高有效位的編程的^iE操作基于第二驗汪電壓PV2、第六發(fā)汪電壓PV6、第十發(fā)汪電壓PV10或第十四發(fā)汪電壓PV14執(zhí)行，而對第三最高有效位的編程的^ii操作基于第一發(fā)汪電壓PV1、第三驗汪電壓PV3、第五l^i電壓PV5、第七I^E電壓PV7、第九發(fā)汪電壓PV9、第十一J3^t電壓PV11、第十三驗汪電壓PV13或第十五^i電壓PV15執(zhí)行。圖2A是示出當具有3位的MLC被進行編程時的閾值電壓分布的示圖。圖2B是示出用于對具有3位的MLC的編程進行發(fā)汪的普通mi操作的流程圖。圖2C是示出在用于對具有3位的MLC進行編程的普通編程^Mt中施加的編程電壓和驗證電壓的波形的示圖。,在步驟210,要編程的數(shù)據(jù)輸入到與要編程的特定存儲單元相連接的存儲單元陣列中的每個存儲單元通過對應的位線連接到頁緩沖器。要被編程到存儲單元的數(shù)據(jù)輸入并存儲在頁緩沖器的寄存器中。在步驟220，輸入頁緩沖器的數(shù)據(jù)傳送到位線，并且執(zhí)行編程操作。頁緩沖器中存儲的數(shù)據(jù)被提供給位線，并且根據(jù)所提供的數(shù)據(jù)，位線的電壓電平具有高電平或低電平。編程電壓被施加到垂直連接到位線的字線。編程電壓拔拖加到連接到要編程的存儲單元的字線，并且比編程電壓小的通過電壓祐ife加到除連接到要編程的存儲單元的字線之外的字線。因此，當編程電壓在位線具有低電平時被施加到字線時，存儲單元被進行編程，并且除了被編程的存儲單元之外的每個存儲單元將其狀態(tài)保持為擦除狀態(tài)。根據(jù)增量步進脈沖編程ISPP(incrementalsteppulseprogramming)方法，編程電壓被重復施加到對應的存儲單元，并且每次施加都增加指定電平。在這種情況下，根據(jù)ISPP方法編程操作不斷地執(zhí)行，直到被編程的存儲單元的閾值電壓增加到大于指定電壓。當被編程的存儲單元的閾值電壓大于指定電壓時，停止編程操作。！Ht被編程的存儲單元的閾值電壓是否增加到大于指定電壓的操作稱為IHE操作。在下文中，將詳細描述mt操作。在步驟230，根據(jù)第一m^電壓PV(i)執(zhí)行第一lHt操作。當連接到要發(fā)汪的存儲單元的位線被預充電到高電平時，第一^ii電壓PV(i)被施加到字線，并且通過電壓被提供給除了被施加第一mit電壓PV(i)的字線之外的字線。當存儲單元被編程時，即存儲單元的閾值電壓高于第一!HiE電壓PV(i)時，該存儲單元不^l接通。因此，在具有該存儲單元的單元串中未形成電流膝陘，并且位線的電壓電平保持在高電平。然而，當存儲單元未被編程時，即存儲單元的閾值電壓小于第一!HiE電壓PV(i)時，該存儲單元被導通。結果，在單元串中形成電流路徑，并且位線的電壓電平從高電平轉換成低電平。由于位線的電壓電平取決于上述編程結果而變化，所以位線的電壓被提供給感測節(jié)點并且存儲在頁緩沖器的寄存器中。在步驟240,基于第二驗證電壓PV(i+l)執(zhí)行第二JlHE操作。第二驗證操作類似于第一a^t操作。然而，第二IHt操作與第一mi^Mt的不同之處在于第二驗汪電壓PV(i+l)被施加到要驗汪的字線。在步驟250，基于第三驗證電壓PV(i+2)執(zhí)行第三^iiE操作。第三驗證操作類似于第一mt操作。然而，第三mt操作與第一lHE操作的不同之處在于第三驗證電壓PV(i+2)被施加到要發(fā)汪的字線。在步驟260，基于第四驗證電壓PV(i+3)執(zhí)行第四lHt操作。第四驗證操作類似于第一4HE操作。然而，第四^￡操作與第一^￡操作的不同之處在于第四驗證電壓PV(i+3)被施加到要驗證的字線。在提供了一個編程脈沖之后，通過施加第一IHE電壓PV(i)直到第四!Ht電壓PV(i+3)，順序執(zhí)行!HEJMt。然而，當存儲單元被編程到大于第一驗證電壓PV(i)的電壓時，在該存儲單元未被編程到大于第一發(fā)汪電壓PV(i)的電壓時，難以將該存儲單元編程到大于第二發(fā)汪電壓PV(i+l)到第四發(fā)汪電壓PV(i+3)的電壓。因此，當在第一IHE操作未完成時執(zhí)行第二B操作到第四IHE操作時，降低了IHe操作的效率。在圖2C中示出了這個問題。如圖2C所示，在編程電壓被提供給字線之后，施加具有不同量值的四個IHit電壓，以m^編程操作是否完成。在一個編程操作執(zhí)行之后，不管第一^HE操作是否完成，都按順序執(zhí)行第一lHt操作到第四J^iE操作。圖3是示出根據(jù)本發(fā)明的一個示例性實施例的非易失性存儲器件的示圖。本實施例的非易失性存儲器件包括主單元陣列310，用于通過編程操作存儲從外部器件輸入的數(shù)據(jù)；主單元頁緩沖器312，用于臨時存儲要數(shù)據(jù);指示器單元陣列320，用于!HiE操作；以及指示器單元頁緩沖器322，用于臨時存儲要存儲在指示器單元陣列320中的數(shù)據(jù)或用于臨時存儲從指示器單元陣列320讀取的數(shù)據(jù)。此外，非易失性存儲器件還包括控制邏輯電路330，用于根據(jù)從指示器單元頁緩沖器322輸出的驗證完成信號，控制高電壓發(fā)生器340的操作；高電壓發(fā)生器340，用于根據(jù)控制邏輯電路330的控制，輸出編程電壓，IHE各電壓(讀取電壓或擦除電壓等等)；以及開關塊350,用于有選捧地將輸出高電壓施加到與存儲單元相關的對應的字線。主單元陣列310具有用于存儲數(shù)據(jù)的存儲單元，用于有選擇地激活存儲單元的字線WLO到WLn，以及用于對存儲單元輸X/輸出數(shù)據(jù)的位線BLO到BLm。字線WLO到WLn和位線BLO到BLm以矩陣形式設置。主單元陣列310還具有多個單元串，其中存儲單元串聯(lián)耦合；耦合到漏極選擇線DSL的漏極選擇晶體管，用于有選擇地將特定存儲單元耦合到對應的位線；以^合到源極選擇線SSL的源極選擇晶體管，用于有選擇地將指定存儲單元耦合到公共源極線。存儲單元的柵^合到字線WLO到WLn。具有共同耦合到一個字線的存儲單元的組稱為頁。另夕卜，耦合到每個位線的單元串并^合到公共源極線。具有這些單元串的組稱為塊。在下文中，將參考附圖詳細描述主單元頁緩沖器312。圖4是示出根據(jù)本發(fā)明的一個示例性實施例的非易失性存儲器件中的頁緩沖器的示圖。非易失性存儲器件包括頁緩沖器和用于存儲數(shù)據(jù)的存儲單元陣列。頁緩沖器具有位線選擇電路400，用于有選擇地將位線BLe或BLo耦合到感測節(jié)點SO;第一寄存器410和第二寄存器420，用于存儲特定數(shù)據(jù)；數(shù)據(jù)比較電路430，用于比較第一寄存器410中的數(shù)據(jù)和第二寄存器420中的數(shù)據(jù)，并且將比較結果發(fā)送到感測節(jié)點SO;以及數(shù)據(jù)輸入電路440。位線選擇電路400包括N-MOS晶體管N406,用于響應于偶位線選擇信號BSLe，將偶位線BLe耦合到感測節(jié)點SO;以及N-MOS晶體管N408,用于響應于奇位線選擇信號BSLo,將奇位線BLo耦合到感測節(jié)點SO。因此，位線BLe或BLo才艮據(jù)位線選#^信號BSLe或BSLo的電壓電平被耦合到感測節(jié)點SO。位線選擇電路400還具有控制信號輸入端子，用于提供具有特定電平的控制信號VIRPWR;N-MOS晶體管N402，用于響應于偶放電信號DISCHe，將偶位線BLe耦合到控制信號輸入端子；以及N-MOS晶體管N404,用于響應于奇放電信號DISCHo，將奇位線BLo耦合到控制信號輸入端子。因此，位線BLe或BLo根據(jù)控制信號VIRPWR的電壓電平而被預充電到高電平或祝故電到低電平。第一寄存器410包括:具有兩個^^目器IV414和IV416的鎖存器412;耦合到鎖存器412的第一節(jié)點MSB的N-MOS晶體管N412;耦合到鎖存器412的第二節(jié)點MSB—N的N-MOS晶體管N41;反相器IV412;P-MOS晶體管P412,用于將具i高電平的電壓Vdd輸出到與MSBIHE信號MSBVEI^N對應的端子，并且根據(jù)第二節(jié)點MSB_N的電壓電平被導通；以及耦合^節(jié)點N4與地之間的N-MOS晶體管N416，其中，節(jié)點N4位于N-MOS晶體管N412和N-MOS晶體管N414之間。N-MOS晶體管N412耦合在第一節(jié)點MSB和節(jié)點N4之間，并且響應于MSB復位信號MSBRST被導通。N-MOS晶體管N414耦合在第二節(jié)點MSB_N和節(jié)點N4之間，并且響應于MSB設置信號MSBSET被導通。N-MOS晶體管N416耦合在節(jié)點N4和地之間，并且響應于感測節(jié)點SO的電壓電平被導通，從而把地電壓提供給節(jié)點N4。第二寄存器420包括具有兩個>^相器IV424和IV426的鎖存器422;耦合到鎖存器422的第一節(jié)點LSB的N-MOS晶體管N422;耦合到鎖存器422的第二節(jié)點LSB—N的N-MOS晶體管N424;反相器IV422;P-MOS晶體管P422，用于4^具有高電平的電壓Vdd輸出到與驗證信號LSBVER一N對應的端子，并且根據(jù)第二節(jié)點LSB—N的電壓電平被導通；以及耦合i節(jié)點N9和地之間的N-MOS晶體管N426，其中，節(jié)點N9位于N-MOS晶體管N422和N-MOS晶體管N424之間。N-MOS晶體管N422耦合在第一節(jié)點LSB和節(jié)點N9之間，并且響應于LSB復位信號LSBRST被導通。N-MOS晶體管N424耦合在第二節(jié)點LSB_N和節(jié)點N9之間，并且響應于LSB設置信號LSBSET被導通。N-MOS晶體管N426耦合在節(jié)點N9和地之間，并且根據(jù)感測節(jié)點SO的電壓電平被導通，從而把地電壓提供給節(jié)點N9。數(shù)據(jù)比較電路430響應于MSB編程信號MSBPROG，把與第一寄存器410中的數(shù)據(jù)和第二寄存器420中的數(shù)據(jù)的邏輯乘積對應的數(shù)據(jù)發(fā)送到感測節(jié)點SO。數(shù)據(jù)比較電路430包括第一比較電路432和第二比較電路434。第一比較電路432具有N-MOS晶體管N432和N-MOS晶體管N436。N-MOS晶體管N432和N436被串:^合在感測節(jié)點SO和節(jié)點N7之間。N國MOS晶體管N432根據(jù)MSB編程信號MSBPROG被導通。N-MOS晶體管N436響應于節(jié)點N12的電壓被導通，并且把感測節(jié)點SO耦合到節(jié)點N7或者將感測節(jié)點SO與節(jié)點N7斷開。第二比較電路434包括N-MOS晶體管N434和N-MOS晶體管N438。N-MOS晶體管N434和N438被串^合在感測節(jié)點SO和節(jié)點N12之間。N-MOS晶體管N434響應于MSB編程信號MSBPROG被導通。N-MOS晶體管N438根據(jù)節(jié)點N7的電壓被導通，并且把感測節(jié)點SO耦合到節(jié)點N12或者將感測節(jié)點SO與節(jié)點N12斷開。當比較電路430工作時，在預置時間期間，通過導通晶體管P450,感測節(jié)點SO被預充電到高電平。當感測節(jié)點SO被預充電時，提供具有高電平的MSB編程信號MSBPROG。感測節(jié)點SO的電壓電平取決于下表中所示的節(jié)點N7的電壓電平和節(jié)點N12的電壓電平而變化。<table>tableseeoriginaldocumentpage16</column></row><table>如表所示，N-MOS晶體管N436和N438的導通/截止^:才艮據(jù)節(jié)點N7和N12的電壓電平確定的.此外，根據(jù)N-MOS晶體管N436和N438的導通/截止，確定節(jié)點N7和N12的電壓是否影響感測節(jié)點SO。當節(jié)點N7和N12具有低電平時，晶體管N436和N438被截止，并且對應于邏輯乘積的數(shù)據(jù)的傳輸停止。在這種情況下，感測節(jié)點SO的電壓才艮據(jù)預充電的電壓電平確定。數(shù)據(jù)輸入電路440具有N-MOS晶體管N442和N-MOS晶體管N444。N-MOS晶體管N442耦合在第一節(jié)點MSB和輸^/輸出端子YA之間，并且響應于數(shù)據(jù)輸入信號DATALOAD被導通。當N-MOS晶體管N442被導通時，輸7v/輸出端子YA的數(shù)據(jù)^U1送到第一寄存器410中的第一節(jié)點MSB。N-MOS晶體管N444耦合在第二節(jié)點MSB一N和輸7W輸出端子YA之間，并且響應于反相數(shù)據(jù)輸入信號DATALOAD一N被導通。當N-MOS晶體管N444被導通時，輸入/輸出端子YA的it據(jù)被傳送到第二節(jié)點MSB—N。因此，當數(shù)據(jù)輸入信號DATALOAD在輸A/輸出端子YA被耦合到A時具有高電平時，N-MOS晶體管N442被導通，并且第一節(jié)點MSB具有低電平。然而，當逆數(shù)據(jù)輸入信號DATALOAD—N具有高電平時，N-MOS晶體管N444被導通，并且第二節(jié)點MSB—N^有低電平。結果，輸A/輸出端子YA的數(shù)據(jù)被提供給第二節(jié)點MSB_N。用于數(shù)據(jù)的傳輸?shù)腘-MOS晶體管N456被耦合在節(jié)點N7和感測節(jié)點SO之間，并且響應于數(shù)據(jù)傳送信號DATTRAN被導通。因此，當N-MOS晶體管N456被導通時，節(jié)點N7的數(shù)據(jù)被傳送到感測節(jié)點SO。用于數(shù)據(jù)的傳輸?shù)腘-MOS晶體管N458被耦合在節(jié)點N12和感測節(jié)點SO之間，并且響應于LSB編程信號LSBPROG被導通。因此，當N-MOS晶體管N458被導通時，節(jié)點N12的數(shù)據(jù)枕&送到感測節(jié)點SO。耦合在供電電壓Vdd和感測節(jié)點SO之間的P-MOS晶體管P450響應于具有低電平的預充電信號PRECI^N被導通。當P-MOS晶體管P450被導通時，供電電壓Vdd被施加到感測節(jié)點SO。結果，感測節(jié)點SO被預充電到供電電壓Vdd的電平。頁緩沖器還包括晶體管N450、N452和N454，用于將提供給節(jié)點N7和N12的數(shù)據(jù)發(fā)送到外部端子。MSB通過器件N452被實施為N-MOS晶體管，耦合在節(jié)點N7和節(jié)點N8之間，并且響應于MSB通過信號MSBPASS進行操作。LSB通過器件N454被實施為N-MOS晶體管，耦合在節(jié)點N12和節(jié)點N8之間，并且響應于LSB通過信號LSBPASS進行操作。數(shù)據(jù)通過器件N450被實施為N-MOS晶體管，并且響應于通過信號PASS把提供給節(jié)點N8的電壓施加到>^相器IV450。上述頁緩沖器是本發(fā)明的示例性實施例?？梢允褂闷渌摼彌_器。例如，可以使用具有3個鎖存器的頁緩沖器來高效操作用于存儲3位的MLC。在下文中，將詳細描述指示器單元陣列320。指示器單元是本發(fā)明的特征元件，并且當對主單元的編程被驗證時，代替主單元被進行^E。此外，指示器單元用于基于特定驗證電壓，確定mt操作是否被執(zhí)行。當基于特定驗證電壓的、對指示器單元的mt操作完成時，基于比該特定4HE電壓高的電壓再次執(zhí)行IHE操作。因此，指示器單元包括特性與主單元中的存儲單元相同的存儲單元。此外，指示器單元塊與主單元塊具有相同的結構。非易失性存儲器件具有數(shù)個單元串，其中，各指示器單元串f^合，如圖3中虛線所示；耦合到漏極選擇線DSL的漏極選擇晶體管，用于有選擇地把特定指示器單元耦合到位線；以及耦合到源極選擇線SSL的源極選捧晶體管，用于有選擇地把特定存儲單元耦合到公共源極線。在下文中，將詳細描述指示器單元頁緩沖器322。指示器單元頁緩沖器322臨時存儲要存儲在指示器單元中的數(shù)據(jù)，或者臨時存儲從指示器單元讀取的數(shù)據(jù)。因此，指示器單元頁緩沖器322的結構可以類似于上述主單元頁緩沖器312的結構。指示器單元頁緩沖器322基于特定驗證電壓執(zhí)行IHE操作，并且當驗證操作完成時，傳送驗證完成信號到控制邏輯電路330。在下文中，將參考圖4詳細描述驗證完成信號。根據(jù)從外部器件輸入的數(shù)據(jù)，數(shù)據(jù)"0，，或"1"被存儲在第一寄存器410的第二節(jié)點MSB一N。當數(shù)據(jù)"0"被存儲在第二節(jié)點MSB—N時，認為對應的單元被編程。然而，當數(shù)據(jù)"l"被存儲在第二節(jié)點MSB一N時，認為對應的單元被擦除。第二節(jié)點MSB—N中存儲的數(shù)據(jù)通過感測節(jié)點SO被傳送到位線。結果，位線的電壓根"所發(fā)送的數(shù)據(jù)具有低電平或高電平。接著，根據(jù)位線的電壓執(zhí)行編程操作。當執(zhí)行!Ht操作時，位線的電壓電平取決于編程結果而變化。特別地，當特定存儲單元被編程到大于發(fā)汪電壓的電壓時，位線的電壓保持在高電平。當存儲單元未被編程到大于mi電壓的電壓時，位線的電壓具有低電平。位線的電壓被施加到感測節(jié)點SO。才艮據(jù)施加到感測節(jié)點SO的電壓，第一寄存器410中的N-MOS晶體管N416被導通/截止。當指定存儲單元被編程到大于!Hit電壓的電壓時，具有高電平的電壓被施加到感測節(jié)點SO，并且第一寄存器410中的N-MOS晶體管N416被導通。然而，當存儲單元未被編程到大于驗汪電壓的電壓時，具有低電平的電壓^L施加到感測節(jié)點SO，并且第一寄存器410中的N-MOS晶體管N416被截止。當執(zhí)行mi^Mt時，具有高電平的MSB復位信號MSBRST^LiL送到第一寄存器410中的N-MOS晶體管N412。因此，當存儲單元被編程到大于發(fā)汪電壓的電壓時，N-MOS晶體管N412和N416被導通，并且具有高電平的數(shù)據(jù)，即數(shù)據(jù)"l"被存儲在第二節(jié)點MSB_N中。當存儲單元是編程障礙單元(programobjectioncell)并且數(shù)據(jù)"0"存儲在第二節(jié)點MSB一N中時，感測節(jié)點SO在存儲單元未被編程到大于驗證電壓的電壓時具j低電平。因此，N-MOS晶體管N416未被導通，并且保持數(shù)據(jù)"O，，，當存儲單元是擦除障礙單元(eraseobjectioncell)并且數(shù)據(jù)"l"存儲在第二節(jié)點MSB一N中時，感測節(jié)點SO由于存儲單元未被編程而具有低電平。因此，N-MOS晶體管N416未被導通，并且保持數(shù)據(jù)"l"。簡言之，只有當存儲單元未被編程到大于編程障礙單元的驗證電壓的電壓時，數(shù)據(jù)"O"才被存儲在第二節(jié)點MSB_N中。當通過重復發(fā)送編程脈沖，每個編程障礙單元被編程到大于驗證電壓的電壓時，數(shù)據(jù)"l"被存儲在每個頁緩沖器中的第二節(jié)點MSB一N中。數(shù)據(jù)"l，，拔t送到P-MOS晶體管P412的柵極，并且P-MOS晶體j被截止。結果，MSB!Hi信號MSBVER—N具有浮動狀態(tài)(floatingstate)，并且MSB^i信號MSBVER一N^Jt送到控制邏輯電路330。第二寄存器420中的!HiE操作類似于上述lHiE操作。此外，輸出第二寄存器420中的LSBIHE信號LSBVER_N的過程類似于輸出MSB^it信號MSBVER_N的過程。在下文中，將參考附圖詳細描述根據(jù)本發(fā)明的一個示例性實施例的驗證操作。圖5是示出根據(jù)本發(fā)明的一個示例性實施例驗汪對MLC的編程的過程的流程圖。圖6是示出根據(jù)本發(fā)明的一個示例性實施例的指示器單元和指示器單元頁緩沖器的示圖。在步驟510,要編程到主單元陣列310的數(shù)據(jù)在編程操作被執(zhí)行之前被輸入到主單元頁緩沖器312。存儲單元通過位線耦合到對應的頁緩沖器，并且要編程到特定存儲單元的數(shù)據(jù)被輸入到頁緩沖器中的每個寄存器中并且存儲在每個寄存器中。在步驟520,要編程到指示器單元陣列320的數(shù)據(jù)被輸入到指示器單元頁緩沖器322。參考圖6，指示器單元陣列320包括第一單元610，對該第一單元610，基于第一驗證電壓PV(i)執(zhí)行第一lHE操作；第二單元620，對該第二單元620，基于第二!Hit電壓PV(i+l)執(zhí)行第二lHiE操作；第三單元630，對該第三單元630，基于第三!Hit電壓PV(i+2)執(zhí)行第三lHt操作；以及第四單元640，對該第四單元640，基于第四發(fā)汪電壓PV(i+3)執(zhí)行第四驗證操作。這些單元610、620、630和640中的每個可以具有多個存儲單元。即，mst操作是對各存儲單元執(zhí)行的。當各存儲單元中的一個存儲單元被編程到大于對應的m^電壓的電壓時，可以基于后續(xù)JiHi電壓再次執(zhí)行驗證操朱簡言之，指示器單元陣列320可以包括第一單元組，其具有被執(zhí)行第一IHE操作的各存儲單元；第二單元組，其具有被執(zhí)行第二5Hi^Mt的各存儲單元；第三單元組，其具有被執(zhí)行第三IHE操作的各存儲單元；第四單元組，其具有被執(zhí)行第四￡操作的各存儲單元；諸如此類。指示器單元頁緩沖器322包括第一頁緩沖器612，用于臨時存儲要輸入到第一單元610的數(shù)據(jù)；第二頁緩沖器622，用于臨時存儲要輸入到第二單元620的數(shù)據(jù)；第三頁緩沖器632，用于臨時存儲要輸入到第三單元630的數(shù)據(jù)；以及第四頁緩沖器642，用于臨時存儲要輸入到第四單元640的數(shù)據(jù)。因此，第一數(shù)據(jù)被存儲在第一頁緩沖器612中，其中，根據(jù)該第一數(shù)據(jù)，圖2A中的對應的指示器單元的閾值電壓具有高于第一驗汪電壓PV(i)且小于第二IHE電壓PV(i+l)的電壓。第二數(shù)據(jù)被存儲在第二頁緩沖器622中，其中，根據(jù)該第二數(shù)據(jù)，對應的指示器單元的閾值電壓具有高于第二!Hit電壓PV(i+l)且小于第三lHE電壓PV(i+2)的電壓。第三數(shù)據(jù)被存儲在第三頁緩沖器632中，其中，根據(jù)該第三數(shù)據(jù)，對應的指示器單元的閾值電壓具有高于第三驗汪電壓PV(i+2)且小于第四驗汪電壓PV(i+3)的電壓。第四數(shù)據(jù)被存儲在第四頁緩沖器642中，其中，根據(jù)該第四數(shù)據(jù)，對應的指示器單元的閾值電壓具有高于第四IHi電壓PV(i+3)的電壓。此外，各個頁緩沖器在對應的存儲單元被編程到大于對應的驗證電壓的電壓時輸出^iiE完成信號。當一個組具有存儲單元時，指示器單元頁緩沖器322包括多個頁緩沖器組。例如，指示器單元頁緩沖器322具有耦合到第一單元組的第一頁緩沖器組，耦合到第二單元組的第二頁緩沖器組，耦合到第三單元組的第三頁緩沖器組，耦合到第四單元組的第四頁緩沖器組，等等。圖6示出對用于存儲3位的MLC進行編程的方法中的指示器單元陣列320和指示器單元頁緩沖器322。在對用于存儲2位的MLC進行編程的方法中可以使用新的指示器單元陣列執(zhí)行!Ht操作，其中新的指示器單元中的單元的數(shù)量小于指示器單元320的各單元610、620、630和640的數(shù)量。當用于存儲n位的MLC被編程時，期望使用2"—'個單元和"—'個頁緩沖器。在本發(fā)明的另一個示例性實施例中，指示器單元陣列320可能不具有對應于第四l^iiE操作的第四單元640。這是由于不確定與第四單元有關的IHE操作是否完成，原因是第四mi操作最后執(zhí)行，即不執(zhí)行第四mt操作之后的第五^E操作。圖7是示出根據(jù)本發(fā)明的另一個示例性實施例的指示器單元陣列和指示器單元頁緩沖器的方框圖。在圖7中，指示器單元陣列320包括第一單元710,對該第一單元710,基于第一驗證電壓PV(i)執(zhí)行第一lHi操作；第二單元720，對該第二單元720,基于第二驗證電壓PV(i+l)執(zhí)行第二I^E操作；以及第三單元730，對該第三單元730，基于第三驗證電壓PV(i+2)執(zhí)行第三J^操作。指示器單元頁緩沖器322具有第一頁緩沖器712,用于臨時存儲要輸入到第一單元710的數(shù)據(jù)；第二頁緩沖器722,用于臨時存儲要輸入到第二單元720的數(shù)據(jù)；以及第三頁緩沖器732，用于臨時存儲要輸入到第三單元730的數(shù)據(jù)。因此，第一數(shù)據(jù)被存儲在第一頁緩沖器712中，其中，根據(jù)第一數(shù)據(jù)，圖2A中對應的指示器單元的閾值電壓具有高于第一^it電壓PV(i)且小于第二lHiE電壓PV(i+l)的電壓。第二數(shù)據(jù)被存儲在第二頁緩沖器722中，其中，才艮據(jù)第二數(shù)據(jù)，對應的指示器單元的閾值電壓具有高于第二!Hi電壓PV(i+l)且小于第三驗汪電壓PV(i+2)的電壓。第三數(shù)據(jù)被存儲在第三頁緩沖器732中，其中，根據(jù)第三數(shù)據(jù)，對應的指示器單元的閾值電壓具有高于第三!Ht電壓PV(i+2)且小于第四IHE電壓PV(i+3)的電壓。此外，當如上所述不需要與最后的mi操作有關的單元和頁緩沖器時，在用于存儲n位的MLC被編程時需要，1)-l個單元和^"-i個頁緩沖器。參考圖5,每個頁緩沖器中的數(shù)據(jù)被提供給位線，并且接著在步驟530執(zhí)行編程操作。指示器單元頁緩沖器的每個頁緩沖器中的數(shù)據(jù)^ul送到位線，并且執(zhí)行編程操作。由于主單元和指示器單元耦合到同一字線，所以相同的編程電壓祐:施加到該字線。如上所述，頁緩沖器中的數(shù)據(jù)被提供給位線，并且位線的電壓電平根據(jù)所提供的數(shù)據(jù)具有高電平或低電平。編程電壓被施加到垂直耦合到位線的對應的字線。編程電壓被施加到耦合到要編程的存儲單元的字線，并且小于編程電壓的通過電壓被提供給除了耦合到存儲單元的字線之外的字線。因此，當編程電壓在與特定存儲單元有關的位線具有低電平時被施加到字線時，特定存儲單元被編程。另外，除了特定存儲單元之外的存儲單元保持在擦除狀態(tài)。根據(jù)增量步逸詠沖編程ISPP方法，編程電壓被重復施加到對應的字線，并且每次施加都增加指定電平。在下文中，將詳細描述4HiE操作。在步驟540,基于第一發(fā)汪電壓PV(i)執(zhí)行第一^操作。第一^操作確定第一單元610的閣值電壓是否高于第一驗證電壓PV(i)。特別地，當耦合到要發(fā)汪的存儲單元的位線被預充電到高電平時，第一發(fā)汪電壓PV(i)被施加到對應的字線，并且通過電壓被提供給除了第一驗證電壓PV(i)所施加到的字線之外的字線。第一lHi操作是對指示器單元和具有指示器單元的頁緩沖器中包括的主單元執(zhí)行的。即，基于第一IHE電壓PV(i)，對主單元執(zhí)行第一^ii操作。當對應的存儲單元被編程時，即存儲單元的閾值電壓高于第一發(fā)汪電壓PV(i)時，該存儲單元未被導通。結果，在具有該存儲單元的單元串中未形成電流路徑，并且位線的電壓電平保持在高電平。然而，當存儲單元未被編程時，即存儲單元的閾值電壓小于第一B電壓PV(i)時，該存儲單元被導通。結果，在具有該存儲單元的單元串中形成電流5M^，并且位線的電壓電平從高電平轉換到低電平。簡言之，位線的電壓電平取決于存儲單元的編程結果而變化，并且對應于位線的電壓的數(shù)據(jù)被提供給感測節(jié)點SO并且被存儲在對應的頁緩沖器中的寄存器中。當存儲單元的閾值電壓根據(jù)第一IHit操作增加到大于第一IHt電壓PV(i)的電壓時，基于第二!Ht電壓PV(i+l)執(zhí)行第一!HE操作之后的第二!Ht操作。然而，當存儲單元的閾值電壓祁^據(jù)第一B操作未增加到大于第一!HiE電壓PV(i)的電壓時，在步驟530到542再次執(zhí)行編程操作和第當?shù)谝粏卧?10的閾值電壓未增加到大于第一驗汪電壓PV(i)的電壓時，從第一頁緩沖器612輸出具有高電平的IHE完成信號MSBVER一N，并且其被發(fā)送到控制邏輯電路330?？刂七壿嬰娐?30控制高電平發(fā)i器340，使得第一!Ht電壓PV(i)被不斷施加到字線。然而，當?shù)谝粏卧?10的閾值電壓增加到大于第一發(fā)汪電壓PV(i)的電壓時，從第一頁緩沖器612輸出具有浮動狀態(tài)的驗證完成信號MSBVER_N，并且其被輸入到控制邏輯電路330。控制邏輯電路330控制高電平i生器340,使得第二驗證電壓PV(i+l)被不斷施加到字線。換言之，基于第二驗證電壓PV(i+l)執(zhí)行第二lHi操作。簡言之，在^作為指示器單元的第一單元610被編程到大于第一驗證電壓PV(i)的電壓之后，基于第二!Hit電壓PV(i+l)執(zhí)行第二!Hi操作。在步驟550，基于第二驗證電壓PV(i+l)執(zhí)行第二lHiE操作。第二驗證操作確定第二單元620的闊值電壓是否高于第二IHE電壓PV(i+l)。特別地，當耦合到要驗證的存儲單元的位線被預充電到高電平時，第二J3^iE電壓PV(i+l)被施加到對應的字線，并且通過電壓被提供給除了第二!HiE電壓PV(i+l)所施加到的對應的字線之外的字線。第二mit操作是對指示器單元和具有指示器單元的頁緩沖器中包括的主單元執(zhí)行的。即，基于第二驗證電壓PV(i+l),對主單元執(zhí)行第二驗證操作。當對應的存儲單元被編程時，即存儲單元的閾值電壓高于第二驗證電壓PV(i+l)時，該存儲單元未被導通。結果，在具有該存儲單元的單元串中未形成電流路徑，并且位線的電壓電平保持在高電平。然而，當存儲單元未被編程時，即存儲單元的閾值電壓小于第二IHi電壓PV(i+l)時，該存儲單元被導通。結果，在具有該存儲單元的單元串中形成電流路徑，并且位線的電壓電平從高電平轉換到低電平。簡言之，位線的電壓電平取決于存儲單元的編程結果而變化，并且對應于位線的電壓的數(shù)據(jù)被提供給感測節(jié)點SO并且被存儲在對應的頁緩沖器中的寄存器中。當存儲單元的閾值電壓根據(jù)第二IHi操作增加到大于第二驗證電壓PV(i+l)的電壓時，基于第三驗汪電壓PV(i+2)執(zhí)行在第二IHiE操作之后的第三IHE操作。然而，當存儲單元的閾值電壓根據(jù)第二miE操作未增加到大于第二!Hi電壓PV(i+l)的電壓時，在步驟530到552再次執(zhí)行編程操作、第一^E操作和第二lHi操作。當?shù)诙卧?20的閾值電壓未增加到大于第二^E電壓PV(i+l)的電壓時，從第二頁緩沖器622輸出具有高電平的mst完成信號MSBVER—N，并且其被發(fā)送到控制邏輯電路330?？刂七壿嬰娐?30控制高電平發(fā)i器340,使得第二驗證電壓PV(i+l)被不斷施加到字線。然而，當?shù)诙卧?20的閾值電壓增加到大于第二J^iiE電壓PV(i+l)的電壓時，從第二頁緩沖器622輸出具有浮動狀態(tài)的驗證完成信號MSBVER一N,并且其被輸入到控制邏輯電路330。控制邏輯電路330控制高電平i生器340，使得第三騶伍電壓PV(i+2)被施加到字線。換言之，基于第三發(fā)汪電壓PV(i+2)執(zhí)行第三lHE操作。在步驟560，基于第三驗證電壓PV(i+2)執(zhí)行第三l^操作。第三驗證操作確定第三單元630的閾值電壓是否高于第三驗汪電壓PV(i+2)。特別地，當耦合到要驗證的存儲單元的位線被預充電到高電平時，第三^電壓PV(i+2)被施加到對應的字線，并且通過電壓被提供給除了第三mt電壓PV(i+2)所施加到的對應的字線之外的字線。第三J^iiE操作是對指示器單元和具有指示器單元的頁緩沖器中包括的主單元執(zhí)行的。即，基于第三發(fā)汪電壓PV(i+2)，對主單元執(zhí)行第三驗證操作。當對應的存儲單元被編程時，即存儲單元的閾值電壓高于第三驗證電壓PV(i+2)時，該存儲單元未被導通。結果，在具有該存儲單元的單元串中未形成電流路徑，并且位線的電壓電平保持在高電平。然而，當存儲單元未被編程時，即存儲單元的閾值電壓小于第三B電壓PV(i+2)時，該存儲單元被導通。結果，在具有該存儲單元的單元串中形成電流路徑，并且位線的電壓電平從高電平轉換到低電平。簡言之，位線的電壓電平取決于存儲單元的編程結果而變化，并且對應于位線的電壓的數(shù)據(jù)被提供給感測節(jié)點SO,并且被存儲在對應的頁緩沖器中的寄存器中。當存儲單元的閾值電壓根據(jù)第三mi操作增加到大于第三驗證電壓PV(i+2)的電壓時，基于第四發(fā)汪電壓PV(i+3)執(zhí)行第三^iiE操作之后的第四mi操作。然而，當存儲單元的閾值電壓根據(jù)第三!Ht操作未增加到大于第三驗證電壓PV(i+2)的電壓時，在步驟530到562再次執(zhí)行編程操作、第一mt操作、第二!HiE操作和第三a^操作。當?shù)谌龁卧?30的閾值電壓未增加到大于第三!Hi電壓PV(i+2)的電壓時，從第三頁緩沖器632輸出具有高電平的驗證完成信號MSBVER_N，并且其被發(fā)送到控制邏輯電路330?？刂七壿嬰娐?30控制高電平發(fā)i器340，使得第三驗汪電壓PV(i+2)被不斷施加到字線。然而，當?shù)谌龁卧?30的閾值電壓增加到大于第三發(fā)汪電壓PV(i+2)的電壓時，從第三頁緩沖器632輸出具有浮動狀態(tài)的驗證完成信號MSBVER一N，并且其被輸入到控制邏輯電路330?？刂七壿嬰娐?30控制高電平i生器340，使得第四m^電壓PV(i+3)被施加到字線。換言之，基于第四JiHt電壓PV(i+3)執(zhí)行第四^iE操作。在步驟570，基于第四驗證電壓PV(i+3)執(zhí)行第四^it操作。第四驗證操作確定第四單元640的閾值電壓是否高于第四發(fā)汪電壓PV(i+3)。特別地，當耦合到要mi的存儲單元的位線被預充電到高電平時，第四!HiE電壓PV(i+3)被施加到對應的字線，并且通過電壓被提供給除了第四lHi電壓PV(i+3)所施加到的對應的字線之外的字線。第三!Hi操作是對指示器單元和具有指示器單元的頁緩沖器中包括的主單元執(zhí)行的。即，基于第四驗汪電壓PV(i+3)，對主單元執(zhí)行第四驗證操作。當對應的存儲單元被編程時，即存儲單元的閾值電壓高于第四發(fā)汪電壓PV(i+3)時，該存儲單元未被導通。結果，在具有該存儲單元的單元串中未形成電流路徑，并且位線的電壓電平保持在高電平。然而，當存儲單元未被編程時，即存儲單元的閾值電壓小于第四4HE電壓PV(i+3)時，該存儲單元被導通。結果，在具有該存儲單元的單元串中形成電流路徑，并且位線的電壓電平從高電平轉換到低電平。簡言之，位線的電壓電平取決于存儲單元的編程結果而變化，并M應于位線的電壓的數(shù)據(jù)被提供給感測節(jié)點SO,并且被存儲在對應的頁緩沖器中的寄存器中。當存儲單元的閾值電壓根據(jù)第四!Ht操作增加到大于第四JiHi電壓PV(i+3)的電壓時，上述編程操作完成。然而，當存儲單元的閾值電壓才艮據(jù)朵四IHE操作未增加到大于第四!Hi電壓PV(i+3)的電壓時，在步驟530到572再次執(zhí)行上述編程操作、第一IHE操作、第二^Hi操作、第三^Hit操作和第四!Ht^作。當?shù)谒膯卧?40的閾值電壓未增加到大于第四發(fā)汪電壓PV(i+3)的電壓時，從第四頁緩沖器642輸出具有高電平的IHE完成信號MSBVER一N,并且其被發(fā)送到控制邏輯電路330?？刂七壿嬰娐?30控制高電平發(fā)i器340，使得第四驗汪電壓PV(i+3)被施加到字線。然而，當?shù)谒膯卧?40的閾值電壓被增加到大于第四IHE電壓PV(i+3)的電壓時，從第四頁緩沖器642輸出具有浮置狀態(tài)的驗證完成信號MSBVER一N,并且其被輸入到控制邏輯電路330?？刂七壿嬰娐?30控制高電平i生器340，〗吏得編程電壓不被施加到字線。當如圖7的實施例所示，不需要與最后的^操作有關的指示器單元和指示器單元頁緩沖器時，可以不執(zhí)行第四JiHE操作。第四aii操作不對指示器單元執(zhí)行，但是對主單元執(zhí)行。如上所述，^E操作是基于指示器單元的閾值電壓執(zhí)行的。當指示器單元被編程到大于特定驗證電壓的電壓時，基于比該特定mt電壓高的新的^E電壓，執(zhí)^^f的lHt操作。在下文中，將詳細描述本發(fā)明的編程電壓和mi電壓的波形。圖8A是示出在用于存儲2位的MLC被編程時施加的編程電壓和驗證電壓的波形的示圖。圖8B是示出在用于存儲3位的MLC被編程時施加的編程電壓和驗證電壓的波形的示圖。圖8C是示出在用于存儲4位的MLC被編程時施加的編程電壓和發(fā)汪電壓的波形的示圖。在圖8A中，當用于存儲2位的MLC被編程時，基于第一!Hi電壓PV1和第二驗汪電壓PV3執(zhí)行^操作。只有當指示器單元被編程到大于第一發(fā)汪電壓PV1的電壓時，才基于第二mt電壓PV3執(zhí)行B操作。此外，在執(zhí)行使用第一!Hi電壓PV1的^i^Mt和使用第二!Hit電壓PV3的^i操作時，當使用第一aii電壓PV1的IHE操作完成時，僅僅執(zhí)行使用第二JIHE電壓PV3的￡操作。在圖8B中，當用于存儲3位的MLC被編程時，基于第一!HiE電壓PV1、第二發(fā)汪電壓PV3、第三發(fā)汪電壓PV5和第四驗汪電壓PV7執(zhí)行^i操作。只有當指示器單元被編程到大于第一臉汪電壓PV1的電壓時，才基于第二驗證電壓PV3執(zhí)行IHE操作。另外，當指示器單元被編程到大于第二mt電壓PV3的電壓時，^E操作基于第三IHE電壓PV5執(zhí)行。此外，當指示器單元被編程到大于第三!HiE電壓PV5的電壓時，^i操作基于第四驗證電壓PV7執(zhí)行。在圖8C中，當用于存儲4位的MLC被編程時，基于第一驗證電壓PV1、第二^ii電壓PV3、第三!Hi電壓PV5、第四驗汪電壓PV7、第五驗汪電壓PV9、第六驗汪電壓PVll、第七IHE電壓PV13和第/MHE電壓PV15執(zhí)行^E操作。只有當指示器單元被編程到大于第一!Hi電壓PV1的電壓時，才基于第二驗汪電壓PV3執(zhí)行mt操作。當指示器單元被編程到大于第二驗汪電壓PV3的電壓時，IHE操作基于第三llii電壓PV5執(zhí)行。當指示器單元被編程到大于第三IHE電壓PV5的電壓時，驗證操作基于第四驗汪電壓PV7執(zhí)行。當指示器單元被編程到大于第四驗證電壓PV9的電壓時，！Ht操作基于第五lHi電壓PV11執(zhí)行。當指示器單元被編程到大于第五!Hi電壓PVll的電壓時，！Hi操作基于第六lHiE電壓PV13執(zhí)行。當指示器單元被編程到大于第六!HiE電壓PV13的電壓時，！Hi操作基于第八驗汪電壓PV15執(zhí)行。在本說明書中，任何提及的"一個實施例"，"實施例"，"示例性實施例"等等，意指結合實施例描述的特定特征、結構或特性包括在本發(fā)明的至少一個實施例中。說明書中各處出現(xiàn)的這樣的短語未必表示同一實施例。此外，當結合任何實施例描述特定特征、結構或特性時，本領域技術人員應當理解，這樣的特征、結構或特性可結合其它實施例來實現(xiàn)。盡管已經(jīng)參考本發(fā)明的數(shù)個示例性實施例描述了各實施例，但是應當理解，本領域技術人員可以設計出落入^/>開的原則的精神和范圍內(nèi)的許多其它的修改和實施例。更具體地，在本公開、附圖和所附權利要求書的范圍內(nèi)，在主題組合方案的組成部分和/或裝置方面可能存在各種變化和修改。除了在組成部分和/或裝置方面的變化和修改之外，可替換的用途對本領域技術人員而言也是容易想到的。權利要求1.一種對非易失性存儲器件中的多級單元進行編程的方法，該方法包括向包括主單元和指示器單元的多個單元中的每個單元提供不同的數(shù)據(jù)，其中，所述主單元和所述指示器單元具有根據(jù)所述數(shù)據(jù)的不同的閾值電壓；對主單元和指示器單元執(zhí)行編程操作；基于所述主單元和所述指示器單元的第一驗證電壓執(zhí)行第一驗證操作；重復執(zhí)行所述編程操作和所述第一驗證操作，直到所述指示器單元的第一單元的閾值電壓高于所述第一驗證電壓；以及當所述第一單元的閾值電壓高于所述第一驗證電壓時，基于第二驗證電壓，對所述主單元執(zhí)行第二驗證操作。2.如權利要求l所述的方法，還包括重復執(zhí)行所述編程IMt、所述第一^t操作和所述第二mi操作，直到對所述主單元執(zhí)行第二!Ht操作。3.如權利要求2所述的方法，其中，重復執(zhí)行的步驟包括當對所述主單元的第一B操作完成時，停止所述第一miE操作。4.如權利要求l所述的方法，其中，通過把所述第一驗證電壓施加到與所述第一單元相關的字線來執(zhí)行所述第一!Hit操作，其中，向所述第一單元提供數(shù)據(jù)，使得所述第一單元的閾值電壓高于所述第一驗汪電壓并且小于所述第二JiHE電壓。5.如權利要求l所述的方法，其中，通過把所述第二驗證電壓施加到與所述第二單元相關的字線來執(zhí)行所述第二^操作，其中，向所述第二單元提供數(shù)據(jù)，使得所述第二單元的閾值電壓高于所述第二!HiE電壓。6.如權利要求l所述的方法，其中，執(zhí)行所述編程操作的步驟包括當重復所述編程^Mt時，使編程電壓增加指定電平，并且把增加后的編程電壓施加到對應的字線。7.—種非易失性存儲器件，包括多個指示器單元，其中，當主單元被驗證時，每個指示器單元被JiHi;指示器單元頁緩沖器，其被配置成根據(jù)所述指示器單元的編程結果，輸出IHi完成信號；以及控制邏輯電路，其被配置成根據(jù)所述輸出IHi完成信號，通過控制高電平發(fā)生器，改變￡電壓。8.如權利要求7所述的非易失性存儲器件，其中，當用于存儲n位的多級單元被編程時，所述指示器單元具有至少，"-i個單元。9.如權利要求7所述的非易失性存儲器件，其中，當用于存儲2位的多級單元被編程時，所述指示器單元包括用于存儲數(shù)據(jù)的第一單元，其中，向所述第一單元提供數(shù)據(jù)，使得所述第一單元的閾值電壓高于第一驗汪電壓并且小于第二發(fā)汪電壓。10.如權利要求7所述的非易失性存儲器件，其中，當用于存儲3位的多級單元被編程時，所述指示器單元具有用于存儲第一數(shù)據(jù)的第一單元、用于存儲第二數(shù)據(jù)的第二單元和用于存儲第三數(shù)據(jù)的第三單元，其中，所述第一數(shù)據(jù)被提供給所述第一單元，使得所述第一單元的閾值電壓高于第一發(fā)iJE電壓并且小于第二發(fā)汪電壓，所述第二數(shù)據(jù)被提供給所述第二單元，使得所述第二單元的閾值電壓高于所述第二mi電壓并且小于第三驗證電壓，并且所述第三數(shù)據(jù)被提供給所述第三單元，使得所述第三單元的閾值電壓高于所述第三!HiE電壓并且小于第四臉汪電壓。11.如權利要求7所述的非易失性存儲單元，其中，當用于存儲2位的多級單元被編程時，所述指示器單元包括具有單元的第一單元組，其中，向所述第一單元組提供數(shù)據(jù)，使得所述第一單元組的閾值電壓高于第一IHt電壓并且小于第二mit電壓。12.如權利要求7所述的非易失性存儲器件，其中，當用于存儲3位的多級單元被編程時，所述指示器單元包括具有第一單元的第一單元組、具有第二單元的第二單元組和具有第三單元的第三單元組，其中，向所述第一單元組提供第一數(shù)據(jù)，使得所述第一單元組的閾值電壓高于第一發(fā)汪電壓并且小于第二iHi電壓，向所述第二單元組提供第二數(shù)據(jù)，使得所述第二單元組的閾值電壓高于所述第二驗汪電壓并且小于第三發(fā)汪電壓，并且向所述第三單元組提供第三數(shù)據(jù)，使得所述第三單元組的閾值電壓高于所述第三發(fā)汪電壓并且小于第四發(fā)汪電壓。13.如權利要求9所述的非易失性存儲器件，還包括第一單元頁緩沖器，其被配置成根據(jù)所述第一單元的編程結果，輸出第一m^完成信號。14.如權利要求13所述的非易失性存儲器件，其中，所述控制邏輯電M制所述高電平發(fā)生器，使得當輸出第nmit完成信號時，施加第U+l)^iiE電壓。15.如權利要求10所述的非易失性存儲器件，還包括第一單元頁緩沖器，其被配置成根據(jù)所述第一單元的編程結果，輸出第一驗汪完成信號；第二單元頁緩沖器，其被配置成根據(jù)所述第二單元的編程結果，輸出第二驗證完成信號；以及第三單元頁緩沖器，其被配置成根據(jù)所述第三單元的編程結果，輸出第三發(fā)江完成信號。16.如權利要求15所述的非易失性存儲器件，其中，所述控制邏輯電5^制所述高電平發(fā)生器，使得當輸出第nB完成信號時，施加第(n+l)JiHi電壓。17.如權利要求ll所述的非易失性存儲器件，還包括第一單元頁緩沖器組，其被配置成根據(jù)所述第一單元組的編程結果，輸出第一B完成信號。18.如權利要求17所述的非易失性存儲器件，其中，所述控制邏輯電#制所述高電平發(fā)生器，使得當輸出至少一個第n^E完成信號時，施加第(n+l)^iiE電壓。19.如權利要求17所述的非易失性存儲器件，其中，所述控制邏輯電#制所述高電平發(fā)生器，使得當輸出預置數(shù)量的第nIHE完成信號時，施加第(n+l)驗汪電壓。20.如權利要求12所述的非易失性存儲器件，還包括第一單元頁緩沖器組，其被配置成根據(jù)所述第一單元組的編程結果，輸出第一JlHi完成信號；第二單元頁緩沖器組，其被配置成根據(jù)所述第二單元組的編程結果，輸出第二mt完成信號；以及第三單元頁緩沖器組，其被配置成根據(jù)所述第三單元組的編程結果，輸出第三^完成信號。21.如權利要求20所述的非易失性存儲器件，其中，所述控制邏輯電i^制所述高電平發(fā)生器，使得當輸出至少一個第n^t完成信號時，施加第(n+l)IHE電壓。22.如權利要求20所述的非易失性存儲器件，其中，所述控制邏輯電^制所述高電平發(fā)生器，使得當輸出預置數(shù)量的第nB完成信號時，施加第(n+l)^iii電壓。23.—種對非易失性存儲器件中的多級單元進行編程的方法，該方法包括向包括主單元和指示器單元的多個單元中的每個單元提供不同的數(shù)據(jù)，其中，所述主單元和所述指示器單元具有根據(jù)所述數(shù)據(jù)的不同的閾值電壓；對主單元和指示器單元執(zhí)行編程操作；基于所述主單元和所述指示器單元的第一驗汪電壓，執(zhí)行第一!Hi操作；重復執(zhí)行所述編程操作和所述第一^t操作，直到所述指示器單元的第一單元的閾值電壓高于所述第一mi電壓；當所述第一單元的閾值電壓高于所述第一驗汪電壓時，基于第二miE電壓，對所述主單元執(zhí)行第二IHE操作；重復執(zhí)行所述編程操作、所述第一mi操作和所述第二J^t操作，直到所述指示器單元的第二單元的閾值電壓高于所述第二IHL電壓；當所述第二單元的閾值電壓高于所述第二!HiE電壓時，基于第三^E電壓，對所述主單元執(zhí)行第三!Hi操作；重復執(zhí)行所述編程操作、所述第一lHi^M乍、所述第二IHE操作和所述第三IHE操作，直到所述指示器單元的第三單元的閾值電壓高于所述第三!Hi電壓；以及當所述第三單元的閾值電壓高于所述第三JiHE電壓時，基于第四4HE電壓，對所述主單元執(zhí)行第四J^E操作。24.如權利要求23所述的方法，還包括重復執(zhí)行所述編程操作、所述第一!Ht操作、所述第二B操作、所述第三IHE操作和所述第四!Ht操作，直到對所述主單元執(zhí)行所述第四驗證操作。25.如權利要求24所述的方法，其中，當對所述主單元的所述第一￡操作、所述第二^E操作或所述第三mi操作完成時，在重復執(zhí)行的步驟中停止所完成的!Ht操作。全文摘要一種對非易失性存儲器件中的多級單元進行編程的方法，包括向多個主單元和多個指示器單元提供不同的數(shù)據(jù)。所述多個主單元和所述多個指示器單元根據(jù)所述數(shù)據(jù)具有不同的閾值電壓。對主單元和指示器單元執(zhí)行編程操作?；谥鲉卧椭甘酒鲉卧牡谝或炞C電壓，執(zhí)行第一驗證操作。重復執(zhí)行編程操作和第一驗證操作，直到所述多個指示器單元的第一單元的閾值電壓高于第一驗證電壓。當?shù)谝粏卧拈撝惦妷焊哂诘谝或炞C電壓時，基于第二驗證電壓對主單元執(zhí)行第二驗證操作。文檔編號G11C16/34GK101388249SQ20081000638公開日2009年3月18日申請日期2008年2月29日優(yōu)先權日2007年9月10日發(fā)明者元參規(guī),白侊虎,車載元申請人:海力士半導體有限公司