專利名稱：半導(dǎo)體存儲(chǔ)器、系統(tǒng)及半導(dǎo)體存儲(chǔ)器的操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有動(dòng)態(tài)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器并涉及一種系統(tǒng)。
技術(shù)背景近來，利用電池操作的便攜設(shè)備例如移動(dòng)電話正得到普及。要求安裝 在這種便攜設(shè)備中的半導(dǎo)體存儲(chǔ)器低功耗，以使得電池能夠使用較長的時(shí) 間。此外，在近來的便攜設(shè)備中，經(jīng)常處理大量的圖像數(shù)據(jù)、音樂文件等。這些便攜設(shè)備的工作存儲(chǔ)器正從存儲(chǔ)容量小且每比特成本高的SRAM 置換成存儲(chǔ)容量大且每比特成本低的DRAM。與此同時(shí)，便攜設(shè)備需要低 功耗的DRAM。為了降低功耗，研發(fā)了具有局部自刷新模式的DRAM (例如，見曰本 未審查的專利申請(qǐng)公布No. 2003-68075)。這種類型的DRAM具有在自刷 新模式期間改變被執(zhí)行刷新操作的局部刷新區(qū)域的大小的功能。另外，在 具有各種功能的便攜設(shè)備中，保留的數(shù)據(jù)量對(duì)于每個(gè)操作功能是不同的。具有自刷新模式的DRAM和內(nèi)部自動(dòng)執(zhí)行刷新操作的偽(pseudo) SRAM具有周期性地產(chǎn)生刷新請(qǐng)求的振蕩器。例如，通過用設(shè)置指令重寫 模式寄存器中的位值(bit value)來設(shè)置局部刷新區(qū)域。刷新請(qǐng)求與設(shè)置 指令的供給定時(shí)異步發(fā)生。因此，當(dāng)通過設(shè)置指令改變局部刷新區(qū)域的定 時(shí)與刷新請(qǐng)求的發(fā)生定時(shí)重疊時(shí)，擔(dān)心在應(yīng)該執(zhí)行刷新操作的區(qū)域中沒有 執(zhí)行刷新操作。因而，保留在存儲(chǔ)單元中的數(shù)據(jù)消失。換言之，半導(dǎo)體存 儲(chǔ)器誤動(dòng)作。發(fā)明內(nèi)容刷新設(shè)置電路根據(jù)外部輸入來設(shè)置指示對(duì)每個(gè)存儲(chǔ)器塊的刷新操作的 允許/禁止的局部刷新信息，并輸出所設(shè)置的局部刷新信息作為局部設(shè)置信號(hào)。刷新請(qǐng)求發(fā)生電路周期性地輸出刷新請(qǐng)求信號(hào)，該刷新請(qǐng)求信號(hào)對(duì)應(yīng) 于由局部設(shè)置信號(hào)對(duì)存儲(chǔ)器塊指示允許的該存儲(chǔ)器塊。刷新地址計(jì)數(shù)器響 應(yīng)于刷新請(qǐng)求信號(hào)而產(chǎn)生刷新地址信號(hào)，該刷新地址信號(hào)指示被執(zhí)行刷新 操作的存儲(chǔ)單元。操作控制電路響應(yīng)于刷新請(qǐng)求信號(hào)而對(duì)一個(gè)存儲(chǔ)器塊執(zhí) 行刷新操作。濾波電路在局部刷新信息被外部輸入改變的時(shí)間段中，屏蔽 來自刷新設(shè)置電路的局部設(shè)置信號(hào)，并向刷新請(qǐng)求發(fā)生電路輸出指示對(duì)所 有存儲(chǔ)器塊的刷新操作的允許的局部設(shè)置信號(hào)。


圖1示出了第一實(shí)施例的半導(dǎo)體存儲(chǔ)器。 圖2示出了第一實(shí)施例的系統(tǒng)。圖3示出了圖1中所示的模式寄存器和濾波電路的細(xì)節(jié)。圖4示出了第一實(shí)施例的局部刷新區(qū)域。圖5示出了圖3中所示的模式寄存器和濾波電路的操作。圖6示出了第一實(shí)施例的存儲(chǔ)器的操作。圖7示出了第二實(shí)施例的半導(dǎo)體存儲(chǔ)器。圖8示出了圖7中所示的刷新選擇電路的細(xì)節(jié)。圖9示出了第二實(shí)施例的存儲(chǔ)器的操作。圖IO示出了第三實(shí)施例的半導(dǎo)體存儲(chǔ)器。圖11示出了圖10中所示的模式寄存器、濾波電路和同歩電路的細(xì) 圖12示出了圖11中所示的模式寄存器、濾波電路和同歩電路的操作。圖13示出了第四實(shí)施例的半導(dǎo)體存儲(chǔ)器。圖14示出了第五實(shí)施例的半導(dǎo)體存儲(chǔ)器。圖15示出了圖14中所示的刷新選擇電路的細(xì)節(jié)。圖16示出了第五實(shí)施例的局部刷新區(qū)域。圖17示出了第六實(shí)施例的半導(dǎo)體存儲(chǔ)器。圖18示出了模式寄存器的另一例子。圖19示出了圖18中所示的模式寄存器、濾波電路和同步電路的操具體實(shí)施方式
下面，將利用附圖描述實(shí)施例。在附圖中，以粗線示出的每條信號(hào)線 由多條線構(gòu)成。與粗線連接的一部分塊由多個(gè)電路構(gòu)成。信號(hào)被傳輸通過 的每條信號(hào)線用與信號(hào)名稱相同的標(biāo)號(hào)指示。以"/"開始的每個(gè)信號(hào)指示 負(fù)邏輯。以"Z"結(jié)尾的每個(gè)信號(hào)指示正邏輯。附圖中的每個(gè)雙圓指示外 部端子。圖1示出了第一實(shí)施例的半導(dǎo)體存儲(chǔ)器MEM。半導(dǎo)體存儲(chǔ)器MEM 例如是偽SRAM類型的FCRAM (快速循環(huán)RAM)。偽SRAM具有 DRAM的存儲(chǔ)單元和SRAM的接口，并在芯片內(nèi)自動(dòng)執(zhí)行刷新操作。半 導(dǎo)體存儲(chǔ)器MEM例如與時(shí)鐘信號(hào)CLK同歩操作。注意，本發(fā)明可以應(yīng)用 于時(shí)鐘異步型半導(dǎo)體存儲(chǔ)器和時(shí)鐘同步型半導(dǎo)體存儲(chǔ)器。半導(dǎo)體存儲(chǔ)器MEM具有指令譯碼器10、模式寄存器12、濾波電路 FLT、振蕩器14、分頻器16和18、熔絲電路20、測(cè)試電路22、選擇器 24、具有判優(yōu)器ARB的操作控制電路26、刷新地址計(jì)數(shù)器28、地址緩沖 器/鎖存器30、地址選擇器32、數(shù)據(jù)輸入/輸出緩沖器34、數(shù)據(jù)控制電路 36和包括存儲(chǔ)器塊BLK (BLK0-3)的存儲(chǔ)器核心38。此外，存儲(chǔ)器 MEM與圖2所示的CPU —起形成存儲(chǔ)系統(tǒng)SYS。指令譯碼器10接收用于執(zhí)行存儲(chǔ)器核心38的訪問操作的指令信號(hào) CMD，并輸出根據(jù)指令信號(hào)CMD的邏輯電平所識(shí)別的指令作為讀指令信 號(hào)RD、寫指令信號(hào)WR或模式寄存器設(shè)置信號(hào)MRS。讀指令信號(hào)RD和 寫指令信號(hào)WR是用于對(duì)存儲(chǔ)器核心38執(zhí)行訪問操作的外部訪問請(qǐng)求 AREQZ。例如，指令信號(hào)CMD由芯片使能信號(hào)/CE、輸出使能信號(hào)/OE 和寫使能信號(hào)/WE構(gòu)成。根據(jù)與模式寄存器設(shè)置信號(hào)MRS (模式寄存器設(shè)置指令) 一起提供的 地址信號(hào)CAD (外部輸入信號(hào))的位值來設(shè)置模式寄存器12。通過模式 寄存器12來設(shè)置局部刷新區(qū)域PREFA。另外，模式寄存器12可以設(shè)置存儲(chǔ)器MEM的操作規(guī)范，例如突發(fā)長度BL和數(shù)據(jù)等待時(shí)間CL。局部刷新 區(qū)域PREFA是被執(zhí)行刷新操作的存儲(chǔ)器塊BLK，并由局部設(shè)置信號(hào) PSETOO、 PSETOl指示。用圖4說明局部刷新區(qū)域PREFA。突發(fā)長度BL 是響應(yīng)于一條寫指令WR而由數(shù)據(jù)端子DQ接收的數(shù)據(jù)輸入的數(shù)目，并且 是響應(yīng)于一條讀指令RD而從數(shù)據(jù)端子DQ輸出的數(shù)據(jù)輸出的數(shù)目。數(shù)據(jù) 等待時(shí)間CL是從接收讀指令RD到輸出第一讀數(shù)據(jù)DQ的周期數(shù)目。濾波電路FLT輸出在模式寄存器12中設(shè)置的局部設(shè)置信號(hào) PSET00,01作為局部設(shè)置信號(hào)PSET0-1。然而，當(dāng)鎖存器LT中的局部刷新 信息被通過模式寄存器設(shè)置指令MRS (外部輸入)改變時(shí)，濾波電路FLT 屏蔽來自模式寄存器12 (圖3中所示的鎖存器LT)的局部設(shè)置信號(hào) PSETOO,Ol，并將局部設(shè)置信號(hào)PSET0-1的值設(shè)置成這樣的值，所述值指 示允許對(duì)所有存儲(chǔ)器塊BLK0-3的刷新操作。振蕩器14以預(yù)定的周期(例如lps)輸出振蕩信號(hào)OSC。分頻器16 (刷新發(fā)生電路)將振蕩信號(hào)OSC分頻，并周期性地產(chǎn)生參考刷新請(qǐng)求信 號(hào)RREQ0Z (例如l(Vs)?？梢愿鶕?jù)來自選擇器24的調(diào)整信號(hào)來改變參 考刷新請(qǐng)求信號(hào)RREQ0Z的頻率。分頻器18根據(jù)局部設(shè)置信號(hào)PSET0-1 將刷新請(qǐng)求信號(hào)RREQ0Z分頻，并周期性地產(chǎn)生刷新請(qǐng)求信號(hào)RREQZ。 振蕩器14和分頻器16、 18作為刷新請(qǐng)求發(fā)生電路來操作，該電路周期性 地輸出刷新請(qǐng)求信號(hào)RREQZ，該刷新請(qǐng)求信號(hào)RREQZ與由局部設(shè)置信號(hào) PSET0-1向存儲(chǔ)器塊BLK指示允許的該存儲(chǔ)器塊BLK相對(duì)應(yīng)。烙絲電路20具有被編程以修調(diào)刷新請(qǐng)求信號(hào)RREQ0Z的頻率的熔 絲。在通過LSI測(cè)試器等評(píng)估了存儲(chǔ)器MEM的電特性之后在測(cè)試過程中 實(shí)現(xiàn)修調(diào)，以將刷新請(qǐng)求信號(hào)RREQ0Z的頻率設(shè)置成最優(yōu)。測(cè)試電路22 輸出測(cè)試信號(hào)，該測(cè)試信號(hào)用于臨時(shí)改變分頻器16的分頻比(divide ratio)，而不管熔絲電路20的編程狀態(tài)。測(cè)試電路22在存儲(chǔ)器MEM被 模式寄存器12等設(shè)置成測(cè)試模式期間操作，并保留與測(cè)試模式指令一起 供給的地址信號(hào)CAD的值。選擇器24在測(cè)試電路22未被使用時(shí)選擇熔絲電路20的設(shè)置值，并將 其作為調(diào)整信號(hào)輸出到分頻器16。另外，選擇器24在測(cè)試電路22被使用時(shí)屏蔽熔絲電路20的設(shè)置值，選擇為測(cè)試電路22所設(shè)置的設(shè)置值，并將所選擇的值作為調(diào)整信號(hào)輸出到分頻器16。例如，在存儲(chǔ)器MEM的測(cè)試 過程中，利用測(cè)試電路22獲得用于將刷新請(qǐng)求信號(hào)RREQOZ的頻率設(shè)置 成最優(yōu)的調(diào)整信號(hào)的值，并根據(jù)所獲得的值對(duì)熔絲電路20編程。操作控制電路26輸出操作控制信號(hào)(字線激活信號(hào)WLZ、靈敏放大 器激活信號(hào)LEZ、列選擇信號(hào)CLZ和預(yù)充電控制信號(hào)BRS)，以使得存 儲(chǔ)器核心38響應(yīng)于讀指令信號(hào)RD或?qū)懼噶钚盘?hào)WR來執(zhí)行讀操作或?qū)懖?作，或者使得存儲(chǔ)器核心38響應(yīng)于刷新請(qǐng)求信號(hào)RREQZ來執(zhí)行刷新操 作。在存儲(chǔ)器塊BLK0-3之一中執(zhí)行讀操作、寫操作和刷新操作。字線激 活信號(hào)WLZ控制字線WL的激活定時(shí)，靈敏放大器激活信號(hào)LEZ控制靈 敏放大器SA的激活定時(shí)。列選擇信號(hào)CLZ控制列開關(guān)CSW的開/關(guān)定 時(shí)，預(yù)充電控制信號(hào)BRS控制預(yù)充電電路PRE的通/斷定時(shí)。當(dāng)外部訪問請(qǐng)求AREQZ (讀指令RD或?qū)懼噶頦R)與刷新請(qǐng)求 RREQZ沖突時(shí)，操作控制電路26的判優(yōu)器ARB決定它們中哪一個(gè)應(yīng)該 被給予優(yōu)先級(jí)。例如，判優(yōu)器ARB在同時(shí)接收到外部訪問請(qǐng)求AREQZ (讀指令RD或?qū)懼噶頦R)和刷新請(qǐng)求RREQZ時(shí)將優(yōu)先級(jí)給予刷新請(qǐng) 求RREQZ，并將刷新信號(hào)REFZ激活預(yù)定的時(shí)間段。響應(yīng)于讀指令RD的 讀操作被延緩直到響應(yīng)于刷新請(qǐng)求RREQZ的刷新操作完成并且刷新信號(hào) REFZ被去活(inactivate)。相反，當(dāng)刷新請(qǐng)求RREQZ被在讀操作期間提 供時(shí)，響應(yīng)于刷新請(qǐng)求RREQZ的刷新操作被延緩直到讀操作完成。此 時(shí)，響應(yīng)于讀操作的完成，刷新信號(hào)REFZ被激活預(yù)定的時(shí)間段。同樣情 況也適用于寫指令WR。刷新地址計(jì)數(shù)器28順次更新刷新地址信號(hào)RRAD (RRAD0-5)，刷 新地址信號(hào)RRAD (RRADO-5)指示響應(yīng)于刷新請(qǐng)求信號(hào)RREQZ而被執(zhí) 行刷新操作的存儲(chǔ)單元MC。此時(shí)，在與刷新請(qǐng)求信號(hào)RREQZ相對(duì)應(yīng)的 內(nèi)部行地址信號(hào)IRAD (刷新地址)被提供給存儲(chǔ)器核心38之后，刷新地 址信號(hào)RRAD被更新。因此，可以防止在執(zhí)行刷新操作時(shí)刷新地址信號(hào) RRAD的改變，并可以防止存儲(chǔ)器核心38的誤動(dòng)作。將被更新的刷新地址信號(hào)RRAD的范圍根據(jù)局部設(shè)置信號(hào)PSETO-1而改變。地址緩沖器/鎖存器30通過外部端子接收地址信號(hào)AD，并將所接收的地址作為行地址信號(hào)RAD和列地址信號(hào)CAD而輸出。提供行地址信 號(hào)RAD用于選擇字線。提供列地址信號(hào)CAD用于選擇與多個(gè)位構(gòu)成的數(shù) 據(jù)端子DQ相對(duì)應(yīng)的多組位線BL、 /BL。地址選擇器32在刷新信號(hào)REFZ 被激活期間選擇用于執(zhí)行刷新操作的刷新地址信號(hào)RRAD，在刷新信號(hào) REFZ被去活期間選擇用于執(zhí)行讀操作或?qū)懖僮鞯男械刂沸盘?hào)RAD，并將 所選擇的信號(hào)作為內(nèi)部行地址信號(hào)IRAD輸出到存儲(chǔ)器核心38。數(shù)據(jù)輸入/輸出緩沖器34通過數(shù)據(jù)端子DQ接收寫數(shù)據(jù)信號(hào)，并將所 接收的數(shù)據(jù)信號(hào)作為內(nèi)部數(shù)據(jù)信號(hào)IDQ輸出。另外，數(shù)據(jù)輸入/輸出緩沖 器34從存儲(chǔ)單元MC接收讀數(shù)據(jù)信號(hào)，并將所接收的數(shù)據(jù)信號(hào)輸出到數(shù) 據(jù)端子DQ。在寫操作期間，數(shù)據(jù)控制電路36將內(nèi)部數(shù)據(jù)信號(hào)IDQ (寫數(shù) 據(jù))從串行轉(zhuǎn)換成并行，并將經(jīng)轉(zhuǎn)換的信號(hào)輸出到數(shù)據(jù)總線DB。在讀操 作期間，數(shù)據(jù)控制電路36將數(shù)據(jù)總線DB上的讀數(shù)據(jù)從并行轉(zhuǎn)換成串行， 并將經(jīng)轉(zhuǎn)換的數(shù)據(jù)作為內(nèi)部數(shù)據(jù)信號(hào)IDQ輸出到數(shù)據(jù)總線DB。例如，數(shù) 據(jù)總線DB的位寬是數(shù)據(jù)端子DQ的位寬的兩倍(16位數(shù)據(jù)端子DQ和32 位數(shù)據(jù)總線)。存儲(chǔ)器核心38具有四個(gè)存儲(chǔ)器塊BLK0-3、行譯碼器RDEC、預(yù)充電 電路PRE、靈敏放大器SA、列開關(guān)CSW、列譯碼器CDEC、讀放大器 RA和寫放大器WA。存儲(chǔ)器塊BLK0-3中的每個(gè)存儲(chǔ)器塊具有多個(gè)動(dòng)態(tài)存 儲(chǔ)單元MC、以一個(gè)方向布置且耦合到存儲(chǔ)單元MC的多條字線WL以及 以垂直于所述一個(gè)方向的方向布置且耦合到存儲(chǔ)單元MC的多個(gè)位線對(duì) BL、 /BL。存儲(chǔ)單元MC中的每個(gè)存儲(chǔ)單元具有用于將數(shù)據(jù)保持為電荷的 電容器和用于將電容器的一端耦合到位線BL (或/BL)之一的傳輸晶體 管。電容器的另一端耦合到預(yù)充電電壓線。傳輸晶體管的柵極連接到字線 WL之一。通過選擇字線WL，執(zhí)行讀操作、寫操作和刷新操作之一。在這個(gè)例子中，共用位線對(duì)BL、 /BL被連線通過存儲(chǔ)器塊BLK0-3， 預(yù)充電電路PRE、靈敏放大器SA等被存儲(chǔ)器塊BLK0-3共享。然而，可 以為存儲(chǔ)器塊BLK0-3中的每個(gè)存儲(chǔ)器塊來布置預(yù)充電電路PRE和靈敏放 大器SA。另外，可以為存儲(chǔ)器塊BLK0-3共同布置讀放大器RA和寫放大器WA以及列譯碼器CDEC的一部分。行地址譯碼器RDEC將內(nèi)部行地址信號(hào)IRAD譯碼，以選擇字線WL 之一。在存儲(chǔ)單元MC未被訪問期間，預(yù)充電電路PRE同步于預(yù)充電控制 信號(hào)BRS而將位線對(duì)BL、 /BL耦合到預(yù)充電電壓線。靈敏放大器SA將讀 到位線對(duì)BL、 /BL上的數(shù)據(jù)信號(hào)的信號(hào)量的差放大。列地址譯碼器CDEC 將列地址信號(hào)CAD譯碼，以選擇數(shù)據(jù)信號(hào)被輸入到其中/數(shù)據(jù)信號(hào)被從其 輸出的位線對(duì)BL、 /BL。列開關(guān)CSW將與列地址信號(hào)CAD相對(duì)應(yīng)的位線 BL、 /BL耦合到讀放大器RA和寫放大器WA。在讀訪問操作期間，讀放 大器RA放大通過列開關(guān)CSW所輸出的互補(bǔ)讀數(shù)據(jù)。在寫訪問操作期 間，寫放大器WA放大通過數(shù)據(jù)總線DB所提供的互補(bǔ)寫數(shù)據(jù)，并將放大 后的數(shù)據(jù)提供到位線對(duì)BL、 /BL。圖2示出了第一實(shí)施例的系統(tǒng)SYS。系統(tǒng)SYS例如是諸如移動(dòng)電話之 類的便攜設(shè)備，并具有系統(tǒng)板SBRD，用于控制便攜設(shè)備操作的封裝中系 統(tǒng)SiP (系統(tǒng)級(jí)封裝)被安裝在該系統(tǒng)板SBRD中。SiP具有圖l所示的存 儲(chǔ)器MEM、訪問存儲(chǔ)器MEM的存儲(chǔ)器控制器MCNT、閃存FLASH、訪 問閃存FLASH的閃存控制器FCNT、控制整個(gè)系統(tǒng)的CPU (系統(tǒng)控制 器)等等。CPU、存儲(chǔ)器控制器MCNT和閃存控制器FCNT通過系統(tǒng)總線 SBUS彼此耦合，并與系統(tǒng)時(shí)鐘信號(hào)SCLK同歩地操作。當(dāng)存儲(chǔ)器MEM 或閃存FLASH與時(shí)鐘信號(hào)CLK同步地操作時(shí)，系統(tǒng)時(shí)鐘信號(hào)SCLK被作 為時(shí)鐘信號(hào)CLK提供到存儲(chǔ)器MEM或閃存FLASH。 SiP可以通過外部總線耦合到更高的系統(tǒng)。例如，在這個(gè)系統(tǒng)SYS中，當(dāng)上電時(shí)，存儲(chǔ)在閃存FLASH中的程序 和數(shù)據(jù)被轉(zhuǎn)移到存儲(chǔ)器MEM中。此后，CPU執(zhí)行轉(zhuǎn)移到存儲(chǔ)器MEM的 程序以實(shí)現(xiàn)系統(tǒng)SYS的功能，并讀/寫保留在存儲(chǔ)器MEM中的數(shù)據(jù)。CPU 輸出用于訪問存儲(chǔ)器MEM的訪問請(qǐng)求和寫數(shù)據(jù)信號(hào)WDT，并從存儲(chǔ)器 MEM接收讀數(shù)據(jù)信號(hào)RDT。另外，CPU輸出用于訪問閃存FLASH的訪 問請(qǐng)求。CPU不輸出刷新請(qǐng)求，因此不能識(shí)別存儲(chǔ)器MEM執(zhí)行刷新操作 的定時(shí)。換言之，存儲(chǔ)器MEM在未通過CPU識(shí)別的情況下自動(dòng)地執(zhí)行刷 新操作。圖3示出了圖1中所示的模式寄存器12和濾波電路FLT的細(xì)節(jié)。注 意，圖中的模式寄存器12只示出了用于設(shè)置局部刷新區(qū)域PREFA的電 路。圖中省略了用于設(shè)置突發(fā)長度BL和數(shù)據(jù)等待時(shí)間CL的電路。模式 寄存器12具有延遲電路DLY1和兩個(gè)接收列地址信號(hào)CAD (CAD0-1)的 鎖存器LT (刷新設(shè)置電路)。延遲電路DLY1延遲模式寄存器設(shè)置信號(hào) MRS，并輸出延遲設(shè)置信號(hào)DMRS。兩個(gè)鎖存器電路LT同步于延遲設(shè)置 信號(hào)DMRS而鎖存由列地址信號(hào)CAD0-1 (外部輸入)指示的局部刷新信 息，并保留鎖存的值作為設(shè)置圖4中所示的局部刷新區(qū)域PREFA的值。 鎖存電路LT將所保留的值作為局部設(shè)置信號(hào)PSETOO、 PSET10輸出。濾波電路FLT具有脈沖寬度擴(kuò)展電路PLSE和兩個(gè)分別與鎖存器LT 相對(duì)應(yīng)的AND (與)電路。脈沖寬度擴(kuò)展電路PLSE具有延遲電路DLY2 禾口NOR (或非)門。脈沖寬度擴(kuò)展電路PLSE擴(kuò)展脈沖形式的模式寄存器 設(shè)置信號(hào)MRS的下降沿，并輸出具有相反邏輯的信號(hào)作為全部刷新信號(hào) AREFX。在模式寄存器設(shè)置信號(hào)MRS被激活成高邏輯電平的時(shí)間段中， 全部刷新信號(hào)AREFX被激活成低邏輯電平。在全部刷新信號(hào)AREFX被去活(高邏輯電平)期間，兩個(gè)AND電路 輸出局部設(shè)置信號(hào)PSET00-10作為局部設(shè)置信號(hào)PSET0-1。另外，在全部 刷新信號(hào)AREFX被激活(低邏輯電平)期間，AND電路將局部設(shè)置信號(hào) PSET0-1固定為低邏輯電平。因此，在模式寄存器設(shè)置指令MRS被提供 的預(yù)定時(shí)間段中，局部設(shè)置信號(hào)PSET0-1被固定為低邏輯電平，而不管保 留在鎖存器LT中的值。因此，在模式寄存器12的鎖存器LT的所設(shè)置時(shí) 間段中，所有存儲(chǔ)器塊BLK0-3都被設(shè)置成局部刷新區(qū)域PREFA。圖4示出了第一實(shí)施例的局部刷新區(qū)域PREFA。由陰影指示的存儲(chǔ)器 塊BLK是允許執(zhí)行刷新操作的局部刷新區(qū)域PREFA。對(duì)于由空白區(qū)指示 的存儲(chǔ)器塊BLK，刷新操作被禁止。局部刷新區(qū)域PREFA越大，可保留 的數(shù)據(jù)量越大，并且功耗越大。相反，局部刷新區(qū)域PREFA越小，可保 留的量越小，并且功耗越小。當(dāng)由模式寄存器設(shè)置指令MRS設(shè)置的局部設(shè)置信號(hào)PSET0-1的值都 為低邏輯電平L時(shí)，所有的存儲(chǔ)器塊BLK被設(shè)置成局部刷新區(qū)域PREFA(全部)。當(dāng)局部設(shè)置信號(hào)PSET0-1的值都被設(shè)置成高邏輯電平H時(shí)，禁止對(duì)所有存儲(chǔ)器塊BLK0-3的刷新操作(無)。當(dāng)局部設(shè)置信號(hào)PSET0-1 的值為H、 L時(shí)，存儲(chǔ)器塊BLK0-1被設(shè)置成局部刷新區(qū)域PREFA (1/2)。當(dāng)局部設(shè)置信號(hào)PSET0-1的值為L、 H時(shí)，只有存儲(chǔ)器塊BLKO 被設(shè)置成局部刷新區(qū)域PREFA (1/4)。注意，通過行地址信號(hào)IRAD中的兩位IRAD4-5來選擇存儲(chǔ)器塊 BLK0-3。當(dāng)行地址信號(hào)IRAD4-5的值為L、 L時(shí)，選中存儲(chǔ)器塊BLKO。 相似地，當(dāng)行地址信號(hào)IRAD4-5的值為H、 L/L、 H/H、 H時(shí)，分別選中存 儲(chǔ)器塊BLK1/BLK2/BLK3 。圖5示出了圖3中所示的模式寄存器12和濾波電路FLT的操作。在 圖5所示的例子中，局部刷新區(qū)域PREFA被預(yù)先設(shè)置成1/2。具體地，執(zhí) 行刷新操作，以將數(shù)據(jù)保留在存儲(chǔ)器塊BLK0-1中。通過模式寄存器設(shè)置 指令MRS,將局部刷新區(qū)域PREFA從1/2改變到1/4。當(dāng)芯片使能信號(hào)/CE、寫使能信號(hào)/WE和輸出使能信號(hào)/OE為低邏輯 電平時(shí)，模式寄存器設(shè)置信號(hào)MRS被激活(圖5 (a))。響應(yīng)于模式寄 存器設(shè)置信號(hào)MRS，延遲設(shè)置信號(hào)DMRS和全部刷新信號(hào)AREFX被輸出 (圖5 (b、 c))。為了將局部刷新區(qū)域PREFA設(shè)置成1/4，列地址信號(hào) CAD0-1改變成電平L、 H。然而，在這個(gè)例子中，列地址線CADO的負(fù)載 大于列地址線CAD1。因此，地址線CADO從電平H向電平L的改變遲于 地址線CAD1從電平L向電平H的改變。結(jié)果，在列地址信號(hào)CAD0-1 中，出現(xiàn)電平H、 H的時(shí)間段(圖5 (d))。在延遲設(shè)置信號(hào)DMRS處 于高邏輯電平期間，圖3中所示的鎖存器LT輸出列地址信號(hào)CAD0-1的 電平作為局部設(shè)置信號(hào)PSETOO、 PSET10 (圖5 (e))，并同步于延遲設(shè) 置信號(hào)DMRS的下降沿而鎖存列地址信號(hào)CAD0-1的電平(圖5 (f))。在本發(fā)明之前，直接從圖3中所示的鎖存器LT輸出局部設(shè)置信號(hào) PSET0-1。因此，當(dāng)局部設(shè)置信號(hào)PSET0-1的電平都為電平H時(shí)，局部刷 新區(qū)域PREFA被設(shè)置成"無"，并且存儲(chǔ)器塊BLK0-3的刷新操作被臨時(shí) 禁止(圖5 (g))。圖1中所示的分頻器18屏蔽在"無"時(shí)間段中所接 收的刷新請(qǐng)求信號(hào)RREQ0Z，并且不激活刷新請(qǐng)求信號(hào)RREQZ (圖5(h))。結(jié)果，不執(zhí)行響應(yīng)于刷新請(qǐng)求信號(hào)RREQOZ的刷新操作。當(dāng)與刷新請(qǐng)求信號(hào)RREQOZ相對(duì)應(yīng)的刷新地址信號(hào)RRAD指示存儲(chǔ) 器塊BLKO時(shí)，對(duì)存儲(chǔ)器塊BLKO的刷新操作被遺漏一次。存儲(chǔ)器塊 BLKO是當(dāng)局部刷新區(qū)域PREFA被改變成1/4時(shí)被執(zhí)行刷新操作以保留數(shù) 據(jù)的塊。因此，在刷新操作被遺漏的存儲(chǔ)單元MC中，數(shù)據(jù)被丟失，直到 下一刷新操作被執(zhí)行。另一方面，在這個(gè)實(shí)施例中，在列地址信號(hào)CAD0-1都被改變到電平 H的時(shí)間段中，全部刷新信號(hào)AREFX是激活的，并且局部設(shè)置信號(hào) PSET0-1被強(qiáng)制固定為低邏輯電平L而不管鎖存器LT中所保持的電平 (圖5 (i))。因此，在這個(gè)時(shí)間段中，局部刷新區(qū)域PREFA被臨時(shí)設(shè) 置成"全部"。因此，響應(yīng)于刷新請(qǐng)求信號(hào)RREQOZ而輸出刷新請(qǐng)求信號(hào) RREQZ，并執(zhí)行對(duì)存儲(chǔ)器塊BLK的刷新操作(圖5 (j))。局部刷新區(qū) 域PREFA同步于全部刷新信號(hào)AREFX的上升沿而從"1/2"切換到 "1/4"(圖5 (k))。圖6示出了第一實(shí)施例的存儲(chǔ)器MEM的操作。當(dāng)局部設(shè)置信號(hào) PSET0-1的電平為L、 L時(shí)，存儲(chǔ)器塊BLK0-3被設(shè)置成局部刷新區(qū)域 PREFA (全部)。在這種情況下，圖1中所示的分頻器18同步于刷新請(qǐng) 求信號(hào)RREQ0Z而輸出刷新請(qǐng)求信號(hào)RREQZ。當(dāng)局部設(shè)置信號(hào)PSET0-1 處于電平L、 L時(shí)，圖1中所示的刷新地址計(jì)數(shù)器28同步于刷新請(qǐng)求信號(hào) RREQZ而順次改變刷新地址信號(hào)RRAD5-4。于是，同步于刷新請(qǐng)求信號(hào) RREQZ，順次執(zhí)行對(duì)存儲(chǔ)器塊BLK0-3的刷新操作。在圖6中，REFBLK 指示被執(zhí)行刷新操作的存儲(chǔ)器塊BLK的數(shù)目。此外，如圖9所示，順次 輸出刷新地址信號(hào)RRAD3-0。具體地，刷新地址計(jì)數(shù)器28的低階位被分 配用于選擇存儲(chǔ)器塊BLK0-3，刷新地址計(jì)數(shù)器28的高階位被分配用于選 擇存儲(chǔ)器塊BLK0-3中的每個(gè)存儲(chǔ)器塊的字線WL。于是，根據(jù)刷新地址 信號(hào)RRAD3-0選擇耦合到被執(zhí)行刷新操作的存儲(chǔ)單元MC的字線WL。當(dāng)局部設(shè)置信號(hào)PSET0-1的電平為H、 L時(shí)，存儲(chǔ)器塊BLK0-1被設(shè) 置成局部刷新區(qū)域PREFA (1/2)。在這種情況下，分頻器18將刷新請(qǐng)求 信號(hào)RREQ0Z 二分頻，并將其輸出作為刷新請(qǐng)求信號(hào)RREQZ。當(dāng)局部設(shè)置信號(hào)PSET0-1處于電平H、 L時(shí)，刷新地址計(jì)數(shù)器28將刷新地址信號(hào) RRAD5固定為低邏輯電平L。因此，只有刷新地址信號(hào)RRAD4同步于刷 新請(qǐng)求信號(hào)RREQZ而順次改變。于是，同步于刷新請(qǐng)求信號(hào)RREQZ，順 次執(zhí)行對(duì)存儲(chǔ)器塊BLK0-1的刷新操作。當(dāng)局部設(shè)置信號(hào)PSET0-1的電平為L、 H時(shí)，只有存儲(chǔ)器塊BLKO被 設(shè)置成局部刷新區(qū)域PREFA (1/4)。在這種情況下，分頻器18將刷新請(qǐng) 求信號(hào)RREQOZ四分頻，并將其輸出作為刷新請(qǐng)求信號(hào)RREQZ。當(dāng)局部 設(shè)置信號(hào)PSET0-1處于電平L、 H時(shí)，刷新地址計(jì)數(shù)器28將刷新地址信號(hào) RRAD4-5固定為低邏輯電平L。因此，同步于刷新請(qǐng)求信號(hào)RREQZ而順 次執(zhí)行對(duì)存儲(chǔ)器塊BLKO的刷新操作。當(dāng)局部設(shè)置信號(hào)PSET0-1的電平是H、 H時(shí)，不設(shè)置局部刷新區(qū)域 PREFA (無)。在這種情況下，分頻器18禁止刷新請(qǐng)求信號(hào)RREQZ的輸 出。當(dāng)局部設(shè)置信號(hào)PSET0-1處于電平H、 H時(shí)，刷新地址計(jì)數(shù)器28將 刷新地址信號(hào)RRAD4-5保持為低邏輯電平L或高邏輯電平H。因此，禁 止對(duì)所有存儲(chǔ)器塊BLK0-3的刷新操作。換言之，刷新塊REFBLK不存 在。因此，刷新地址計(jì)數(shù)器28根據(jù)局部設(shè)置信號(hào)PSET0-1來固定刷新地 址信號(hào)RRAD4-5的至少一位的邏輯。在這個(gè)實(shí)施例中，當(dāng)局部刷新區(qū)域PREFA改變時(shí)，所產(chǎn)生的刷新地 址信號(hào)RRAD根據(jù)刷新請(qǐng)求信號(hào)RREQZ的周期改變而改變。因此，每個(gè) 存儲(chǔ)單元MC的刷新周期變得恒定，而不依賴于局部刷新區(qū)域PREFA的 大小。因此，保留在局部刷新區(qū)域PREFA所包括的存儲(chǔ)單元MC中的數(shù) 據(jù)將不會(huì)消失。如上，在第一實(shí)施例中，在設(shè)置模式寄存器設(shè)置指令MRS期間，即 使當(dāng)通過模式寄存器12改變局部刷新信息的定時(shí)與刷新請(qǐng)求信號(hào)RREQZ 的出現(xiàn)定時(shí)重疊時(shí)，也可以防止刷新操作的屏蔽。具體地，在與模式寄存 器設(shè)置指令MRS —起提供的地址信號(hào)CAD0-1的電平由于偏斜(skew) 等而不穩(wěn)定、并且局部刷新信息未被確定的時(shí)間段中，局部刷新區(qū)域 PREFA被強(qiáng)制設(shè)置為"全部"。因此，可以防止必要的刷新操作的禁止， 并可以防止破壞保留在存儲(chǔ)單元MC中的數(shù)據(jù)。結(jié)果，可以防止存儲(chǔ)器MEM的誤動(dòng)作。分頻器18的分頻比根據(jù)局部設(shè)置信號(hào)PSET0-1而被改變，刷新地址 信號(hào)RRAD中的至少一位的邏輯根據(jù)局部設(shè)置信號(hào)PSET0-1而被固定。因 此，能夠只對(duì)根據(jù)局部設(shè)置信號(hào)PSET0-1的存儲(chǔ)器塊BLK (=局部刷新區(qū) 域PREFA)順次執(zhí)行刷新操作。圖7示出了本發(fā)明的第二實(shí)施例。與第一實(shí)施例中所說明的元件相同 的元件被給予相同的標(biāo)號(hào)，并且其詳細(xì)描述被省略。在這個(gè)實(shí)施例中，代 替第一實(shí)施例中的刷新地址計(jì)數(shù)器28，形成刷新地址計(jì)數(shù)器28A。此外， 刪除第一實(shí)施例中的分頻器18，添加刷新選擇電路40A。其它結(jié)構(gòu)與第一 實(shí)施例中的結(jié)構(gòu)相同。例如，這個(gè)實(shí)施例的系統(tǒng)SYS具有與圖2中相同的 結(jié)構(gòu)。局部刷新區(qū)域PREFA與圖4中相同。刷新選擇電路40A具有基于刷新地址信號(hào)RRAD4-5和局部設(shè)置信號(hào) PSET0-1的值(局部刷新區(qū)域PREFA)來屏蔽刷新請(qǐng)求信號(hào)RREQZ的功 能。不管局部設(shè)置信號(hào)PSET0-1的值，刷新地址計(jì)數(shù)器28A都同歩于刷新 請(qǐng)求信號(hào)RREQOZ而順次更新刷新地址信號(hào)RRAD (RRAD0-5)。圖8示出了圖7所示的刷新選擇電路40A的細(xì)節(jié)。刷新選擇電路40A 具有NAND (與非)門、AND電路ANDl-4、 OR (或)電路0R1以及 NOR門。當(dāng)局部設(shè)置信號(hào)PSET0-1指示"H、 H (無)"時(shí)，NAND門將 刷新屏蔽信號(hào)RMSKX激活成低電平。在刷新屏蔽信號(hào)RMSKX被激活期 間，AND電路AND1屏蔽刷新請(qǐng)求信號(hào)RREQ0Z。通過NAND門和AND 電路AND1，具有處于圖4中所示的狀態(tài)"無"的空白區(qū)的存儲(chǔ)器塊BLK的刷新操作被屏蔽。當(dāng)局部設(shè)置信號(hào)PSET1指示"H"且刷新地址信號(hào)RRAD4處于高邏 輯電平時(shí)，AND電路AND2輸出高邏輯電平以屏蔽刷新請(qǐng)求信號(hào) RREQZ。具體地，當(dāng)局部刷新區(qū)域PREFA包括"1/4"時(shí)，對(duì)存儲(chǔ)器塊 BLK1、 BLK3的刷新操作被禁止。當(dāng)局部設(shè)置信號(hào)PSETO或PSET1處于高邏輯電平時(shí)，換言之，當(dāng)局 部刷新區(qū)域PREFA不是"全部"時(shí)，OR電路OR1輸出高邏輯電平。當(dāng) 局部刷新區(qū)域PREFA不是被設(shè)置成"全部"，并且刷新地址信號(hào)RRAD5處于高邏輯電平時(shí)，AND電路AND3輸出高邏輯電平，以便屏蔽刷新請(qǐng) 求信號(hào)RREQZ。換言之，當(dāng)局部刷新區(qū)域PREFA包括"1/2"或"1/4" 時(shí)，對(duì)存儲(chǔ)器塊BLK2、 BLK3的刷新操作被禁止。NOR門響應(yīng)于來自AND電路AND2或AND3的高邏輯電平將刷新使 能信號(hào)RENZ去活成低邏輯電平，并響應(yīng)于來自AND電路AND2和 AND3的低邏輯電平將刷新使能信號(hào)RENZ激活為高邏輯電平。在刷新使 能信號(hào)RENZ被激活期間，AND電路AND4輸出通過AND電路AND1所 供給的刷新請(qǐng)求信號(hào)RREQ0Z作為刷新請(qǐng)求信號(hào)RREQZ。此外，在刷新 使能信號(hào)RENZ被去活期間，AND電路AND4屏蔽響應(yīng)于刷新請(qǐng)求信號(hào) RREQOZ的刷新請(qǐng)求信號(hào)RREQZ的輸出。通過OR門、AND電路AND2-3和NOR電路，對(duì)具有處于圖4中所示的狀態(tài)"1/2"和狀態(tài)"1/4"的空 白區(qū)的存儲(chǔ)器塊BLK的刷新操作被屏蔽。圖9示出了第二實(shí)施例的存儲(chǔ)器MEM的操作。在這個(gè)實(shí)施例中，刷 新地址計(jì)數(shù)器28A響應(yīng)于刷新請(qǐng)求信號(hào)RREQ0Z而順次更新刷新地址信 號(hào)RRAD0-5。其它操作與第一實(shí)施例(圖6)中相同。類似于第一實(shí)施 例，在與刷新請(qǐng)求信號(hào)RREQOZ相對(duì)應(yīng)的內(nèi)部行地址信號(hào)IRAD (刷新地 址)被提供給存儲(chǔ)器核心38之后，更新刷新地址信號(hào)RRAD0-5。如上，也在第二實(shí)施例中，可以獲得與上述第一實(shí)施例中相同的效 果。此外，在這個(gè)實(shí)施例中，根據(jù)局部設(shè)置信號(hào)PSET0-1和刷新地址信號(hào) RRAD4-5來屏蔽參考刷新請(qǐng)求信號(hào)RREQOZ的脈沖的一部分，未被屏蔽 的剩余脈沖被作為刷新請(qǐng)求信號(hào)RREQZ輸出。因此，響應(yīng)于刷新請(qǐng)求信 號(hào)RREQZ，僅對(duì)根據(jù)局部設(shè)置信號(hào)PSET0-1的存儲(chǔ)器塊BLK (=局部刷 新區(qū)域PREFA)的刷新操作可以被順次執(zhí)行。圖10示出了本發(fā)明的第三實(shí)施例。與第一和第二實(shí)施例中所說明的 元件相同的元件被給予相同的標(biāo)號(hào)，并且其詳細(xì)說明被省略。在這個(gè)實(shí)施 例中，在第一實(shí)施例的濾波電路FLT與分頻器18和刷新地址計(jì)數(shù)器28之 間形成同步電路SYNC。其它結(jié)構(gòu)與第一實(shí)施例中相同。具體地，半導(dǎo)體 存儲(chǔ)器MEM例如是偽SRAM類型的FCRAM (快速循環(huán)RAM)。例 如，這個(gè)實(shí)施例的系統(tǒng)SYS具有與圖2中相同的結(jié)構(gòu)。局部刷新區(qū)域PREFA與圖4中的相同。圖ll示出了圖IO中所示的模式寄存器12、濾波電路FLT和同步電路 SYNC的細(xì)節(jié)。模式寄存器12和濾波電路FLT與第一實(shí)施例(圖3)中的 相同。同步電路SYNC具有一對(duì)串聯(lián)耦合的用于輸出局部設(shè)置信號(hào)PSET0 的主從觸發(fā)器MSF/F以及一對(duì)串聯(lián)耦合的用于輸出局部設(shè)置信號(hào)PSET1 的主從觸發(fā)器MSF/F。每個(gè)觸發(fā)器MSF/F在刷新請(qǐng)求信號(hào)RREQ0Z處于 高邏輯電平期間接收輸入信號(hào)，同步于刷新請(qǐng)求信號(hào)RREQOZ的下降沿而 鎖存所接收的輸入信號(hào)的值，并輸出鎖存的值。前級(jí)觸發(fā)器MSF/F鎖存來自AND電路的局部設(shè)置信號(hào)PSOO、 PS01 ， 并輸出鎖存的值作為局部設(shè)置信號(hào)LPSO、 LPS1。后級(jí)觸發(fā)器MSF/F鎖存 局部設(shè)置信號(hào)LPSO、 LPS1，并輸出鎖存的值作為局部設(shè)置信號(hào)PSETO-1。因此，同步于刷新請(qǐng)求信號(hào)RREQOZ (=RREQZ)來輸出局部設(shè)置信號(hào) PSET0-1。圖12示出了圖11中所示的模式寄存器12、濾波電路FLT和同步電路 SYNC的操作。直到鎖存器LT的輸出(PSO、 PS1)之前的波形與第一實(shí) 施例(圖5)中相同。在這個(gè)例子中，刷新請(qǐng)求信號(hào)RREQOZ幾乎與全部 刷新信號(hào)AREFX的上升沿在相同的定時(shí)發(fā)生。將模式寄存器設(shè)置指令 MRS提供給存儲(chǔ)器MEM的定時(shí)和刷新請(qǐng)求信號(hào)RREQOZ的發(fā)生定時(shí)是異 步的，因而以預(yù)定的可能性發(fā)生圖12中所示的狀態(tài)。前級(jí)觸發(fā)器MSF/F在局部設(shè)置信號(hào)PSO-1從"全部"改變到"1/4" 時(shí)，同步于刷新請(qǐng)求信號(hào)RREQOZ的下降沿而操作。因此，觸發(fā)器MSF/F 輸出指示"全部"或"1/4"的局部設(shè)置信號(hào)LPSO-1 (圖12 (a))。同歩 于刷新請(qǐng)求信號(hào)RREQOZ的下一下降沿，前級(jí)觸發(fā)器MSF/F輸出指示 "1/4"的局部設(shè)置信號(hào)LPSO-1 (圖12 (b))，后級(jí)觸發(fā)器MSF/F輸出 指示"全部"或"1/4"的局部設(shè)置信號(hào)PSETO-1 (圖12 (d))。同步于刷新請(qǐng)求信號(hào)RREQOZ的下一下降沿，后級(jí)觸發(fā)器MSF/F輸 出指示"1/4"的局部設(shè)置信號(hào)PSETO-1 (圖12 (d))。因此，響應(yīng)于來 自模式寄存器設(shè)置指令MRS的第三刷新請(qǐng)求信號(hào)RREQOZ，將局部刷新區(qū)域PREFA設(shè)置為"1/4"。發(fā)生第三刷新請(qǐng)求信號(hào)RREQOZ所需的時(shí)間 段例如是30/is。存儲(chǔ)單元MC保持?jǐn)?shù)據(jù)所需的刷新操作的最大周期例如是 32ms。因此，刷新操作的30MS的延遲并不影響存儲(chǔ)器操作。在這種方式下，在刷新請(qǐng)求信號(hào)RREQOZ以及與刷新請(qǐng)求信號(hào) RREQOZ同步的RREQZ的脈沖輸出之后，改變局部設(shè)置信號(hào)PSET0-1。 因此，可以防止在刷新請(qǐng)求信號(hào)RREQZ的脈沖被輸出期間局部設(shè)置信號(hào) PSET0-1的切換，并可以防止刷新請(qǐng)求信號(hào)RREQZ的脈沖的輸出由于切 換而在中間停止。當(dāng)刷新請(qǐng)求信號(hào)RREQZ的脈沖寬度較短時(shí)，操作控制 電路26不能正確地接收刷新請(qǐng)求信號(hào)RREQZ，因而擔(dān)心不能執(zhí)行正確的 刷新操作。注意，類似于第一實(shí)施例，在與刷新請(qǐng)求信號(hào)RREQZ相對(duì)應(yīng)的內(nèi)部 行地址信號(hào)IRAD被提供到存儲(chǔ)器核心38之后，刷新地址計(jì)數(shù)器28更新 刷新地址信號(hào)RRAD。另外，在這個(gè)實(shí)施例中，在局部設(shè)置信號(hào)PSET0-1 切換之后更新刷新地址信號(hào)RRAD (圖12 (e))。因此，可以防止與刷 新請(qǐng)求信號(hào)RREQ0Z、 RREQZ相對(duì)應(yīng)的刷新地址信號(hào)RRAD的偏差。如上，也在第三實(shí)施例中，可以獲得與上述的第一和第二實(shí)施例中相 同的效果。另外，在這個(gè)實(shí)施例中，通過使得與刷新請(qǐng)求信號(hào)RREQOZ的 發(fā)生異步發(fā)生的局部刷新區(qū)域PREFA的改變與刷新請(qǐng)求信號(hào)RREQOZ同 步，可以防止刷新區(qū)域PREFA在分頻器18的切換操作期間改變。換言 之，通過總是在刷新請(qǐng)求信號(hào)RREQOZ的發(fā)生定時(shí)之后切換局部設(shè)置信號(hào) PSETO-l ，可以防止局部設(shè)置信號(hào)PSETO-l的切換定時(shí)與刷新請(qǐng)求信號(hào) RREQZ的發(fā)生定時(shí)重疊。結(jié)果，可以防止從分頻器18輸出的刷新請(qǐng)求信 號(hào)RREQZ的脈沖寬度變窄，并可以防止存儲(chǔ)器MEM的誤動(dòng)作。圖13示出了本發(fā)明的第四實(shí)施例。與第一、第二和第三實(shí)施例中所 說明的元件相同的元件被給予相同的標(biāo)號(hào)，并且其詳細(xì)描述被省略。在這 個(gè)實(shí)施例中，在第二實(shí)施例的濾波電路FLT和刷新選擇電路40A之間形 成與第三實(shí)施例中的同步電路SYNC相同的同步電路SYNC。其它結(jié)構(gòu)與 第二實(shí)施例中的相同。具體地，半導(dǎo)體存儲(chǔ)器MEM例如是偽SRAM類型 的FCRAM (快速循環(huán)RAM)。例如，這個(gè)實(shí)施例的系統(tǒng)SYS具有與圖2中相同的結(jié)構(gòu)。局部刷新區(qū)域PREFA與圖4中的相同。在這個(gè)實(shí)施例中，通過使得與刷新請(qǐng)求信號(hào)RREQOZ的發(fā)生異步發(fā)生 的局部刷新區(qū)域PREFA的改變與刷新請(qǐng)求信號(hào)RREQOZ同步，可以防止 刷新區(qū)域PREFA在刷新選擇電路40A的操作期間改變。換言之，通過總 是在刷新請(qǐng)求信號(hào)RREQOZ的發(fā)生定時(shí)之后切換局部設(shè)置信號(hào)PSET0-1， 可以防止局部設(shè)置信號(hào)PSET0-1的切換定時(shí)與刷新請(qǐng)求信號(hào)RREQZ的發(fā) 生定時(shí)重疊。另一方面，當(dāng)局部設(shè)置信號(hào)PSET0-1的切換定時(shí)與刷新請(qǐng)求信號(hào) RREQZ的發(fā)生定時(shí)重疊時(shí)，刷新請(qǐng)求信號(hào)RREQZ的輸出可能在中間停 止。在這種情況下，刷新請(qǐng)求信號(hào)RREQZ的脈沖寬度變短，并且操作控 制電路26不能正確地接收刷新請(qǐng)求信號(hào)RREQZ，因此，擔(dān)心不能執(zhí)行正 確的刷新操作。具體地，在圖8所示的刷新選擇電路40A中，當(dāng)刷新地址 信號(hào)RRAD4-5中的至少一個(gè)處于高邏輯電平時(shí)，換言之，當(dāng)刷新塊 REFBLK是存儲(chǔ)器塊BLK1-3中的一個(gè)時(shí)，局部刷新區(qū)域PREFA從"全 部"改變到"1/4"可能導(dǎo)致刷新請(qǐng)求信號(hào)RREQZ的脈沖在中間停止。更 具體地，當(dāng)在刷新請(qǐng)求信號(hào)RREQOZ由于從"全部"到"1/4"的改變而 被激活的同時(shí)圖8中所示的AND電路AND2或AND3的輸出改變到高邏 輯電平時(shí)，刷新使能信號(hào)RENZ被去活。在這種情況下，AND電路AND4 在中間停止的刷新請(qǐng)求信號(hào)RREQZ的輸出。如上，也在第四實(shí)施例中， 可以獲得與第一、第二和第三實(shí)施例中相同的效果。圖14示出了本發(fā)明的第五實(shí)施例。與第一和第二實(shí)施例中所說明的 元件相同的元件被給予相同的標(biāo)號(hào)，并且其詳細(xì)描述被省略。在這個(gè)實(shí)施 例中，代替第二實(shí)施例中的模式寄存器12和刷新選擇電路恥A，形成模 式寄存器12D和刷新選擇電路40D。其它結(jié)構(gòu)與第二實(shí)施例中相同。具體 地，半導(dǎo)體存儲(chǔ)器MEM例如是偽SRAM類型的FCRAM (快速循環(huán) RAM)。例如，這個(gè)實(shí)施例的系統(tǒng)SYS具有與圖2中相同的結(jié)構(gòu)。然 而，局部刷新區(qū)域PREFA與圖4中的不同。模式寄存器12D輸出局部設(shè)置信號(hào)PSET0-1以及用于置換局部刷新區(qū) 域PREFA的局部選擇信號(hào)PSEL4-5。因此，為了設(shè)置局部選擇信號(hào)PSEL4-5的邏輯值，模式寄存器12D接收比第一和第二實(shí)施例中大兩位的 列地址信號(hào)CAD。刷新選擇電路40D根據(jù)局部設(shè)置信號(hào)PSET0-1和局部選擇信號(hào) PSEL4-5來識(shí)別局部刷新區(qū)域PREFA，并且僅同步于與局部刷新區(qū)域 PREFA相對(duì)應(yīng)的刷新請(qǐng)求信號(hào)PREQOZ而輸出刷新請(qǐng)求信號(hào)RREQZ。圖15示出了圖14所示的刷新選擇電路40D的細(xì)節(jié)。刷新選擇電路 40D具有分別耦合到AND電路AND2、 AND3的輸入的邏輯門E0R1、 E0R2。邏輯門EOR1計(jì)算行地址信號(hào)RRAD4和局部選擇信號(hào)PSEL4的 異或。邏輯門EOR2計(jì)算行地址信號(hào)RRAD5和局部選擇信號(hào)PSEL5的異 或。其它結(jié)構(gòu)與第二實(shí)施例中的刷新選擇電路40A (圖8)相同。圖16示出了第五實(shí)施例的局部刷新區(qū)域PREFA。由陰影指示的存儲(chǔ) 器塊BLK是被執(zhí)行刷新操作的局部刷新區(qū)域PREFA。在空白區(qū)指示的存 儲(chǔ)器塊BLK中，禁止刷新操作。在這個(gè)實(shí)施例中，當(dāng)局部刷新區(qū)域PREFA被設(shè)置為"1/2"時(shí)，局部 刷新區(qū)域PREFA被設(shè)置為這樣的存儲(chǔ)器塊BLK:與局部選擇信號(hào)PSEL5 的邏輯具有相同邏輯的刷新地址信號(hào)RRAD5被分配給這些存儲(chǔ)器塊 BLK。例如，當(dāng)局部選擇信號(hào)PSEL4處于L電平時(shí)，局部刷新區(qū)域 PREFA被設(shè)置為存儲(chǔ)器塊BLK0-4。相似地，當(dāng)局部刷新區(qū)域PREFA被設(shè)置為"1/4"時(shí)，局部刷新區(qū)域 PREFA被設(shè)置為這樣的存儲(chǔ)器塊BLK:與局部選擇信號(hào)PSEL4-5的邏輯 具有相同邏輯的刷新地址信號(hào)RRAD4-5被分配給這些存儲(chǔ)器塊BLK。例 如，當(dāng)局部選擇信號(hào)PSEL4-5處于H電平、L電平時(shí)，局部刷新區(qū)域 PREFA被設(shè)置為存儲(chǔ)器塊BLK1 。如上，也在第五實(shí)施例中，可以獲得與上述第一和第二實(shí)施例相同的 效果。此外，在這個(gè)實(shí)施例中，在局部刷新區(qū)域PREFA可以被置換的存 儲(chǔ)器MEM中，可以防止對(duì)必要的刷新操作的屏蔽，并可以防止保留在存 儲(chǔ)單元MC中的數(shù)據(jù)的消失。也就是說，可以防止存儲(chǔ)器MEM的誤動(dòng) 作。圖17示出了本發(fā)明的第六實(shí)施例。與第一實(shí)施例中所說明的元件相同的元件被給予相同的標(biāo)號(hào)，并且其詳細(xì)描述被省略。在這個(gè)實(shí)施例中，設(shè)置到模式寄存器12 (圖3)中的鎖存器LT的值(局部刷新區(qū)域 PREFA)不是通過地址信號(hào)CAD供給而是通過專用的局部設(shè)置端子PSET 供給。其它結(jié)構(gòu)與第一實(shí)施例中相同。具體地，半導(dǎo)體存儲(chǔ)器MEM例如 是偽SRAM類型的FCRAM (快速循環(huán)RAM)。例如，這個(gè)實(shí)施例中的 系統(tǒng)SYS除了具有用于向局部設(shè)置端子PSET提供局部設(shè)置信號(hào)(外部車俞 入)的信號(hào)線之外，具有與圖2相同的結(jié)構(gòu)。局部刷新區(qū)域PREFA與圖4 中的相同。如上，也在第六實(shí)施例中，可以獲得與上述第一實(shí)施例中相同 的效果。注意，在第三和第四實(shí)施例中，說明了同步于刷新請(qǐng)求信號(hào)RREQOZ 來操作在同步電路SYNC中形成的主從觸發(fā)器MSF/F的例子。本發(fā)明不 限于這些實(shí)施例。例如，如圖18所示，可以同歩于振蕩信號(hào)OSC來操作 觸發(fā)器MSF/F。圖19示出了圖18中所示的模式寄存器12、濾波電路FLT以及同歩電 路SYNC的操作。振蕩信號(hào)OSC的周期例如是這是刷新請(qǐng)求信號(hào) RREQOZ的周期(IOais)的十分之一。因此，濾波電路FLT2可以在第二 刷新請(qǐng)求信號(hào)RREQOZ發(fā)生之前將局部設(shè)置信號(hào)PSET0-1設(shè)置為 "1/4"。在上述實(shí)施例中，說明了將本發(fā)明應(yīng)用于偽SRAM類型的FCRAM的 例子。本發(fā)明不限于這些實(shí)施例。例如，本發(fā)明可以應(yīng)用于具有自刷新模 式的DRAM。在這種情況下，DRAM可以為時(shí)鐘異步類型和時(shí)鐘同歩類 型中的任一種。在上述實(shí)施例中，說明了通過在系統(tǒng)板SBRD上安裝封裝中系統(tǒng)SiP 來形成系統(tǒng)SYS的例子。本發(fā)明不限于這些實(shí)施例。例如，可以通過在系 統(tǒng)板SBRD上安裝SoC (片上系統(tǒng))來形成系統(tǒng)SYS，所述SoC包括至少 CPU、存儲(chǔ)器控制器MCNT、和閃存控制器FCNT。這些實(shí)施例的提出是為了即使當(dāng)刷新請(qǐng)求和局部刷新區(qū)域的改變重疊 時(shí)也通過安全地執(zhí)行刷新操作來防止半導(dǎo)體存儲(chǔ)器的誤動(dòng)作。根據(jù)實(shí)施例的一方面，刷新設(shè)置電路根據(jù)外部輸入來設(shè)置指示對(duì)每個(gè)存儲(chǔ)器塊的刷新操作的允許/禁止的局部刷新信息，并輸出所設(shè)置的局部刷 新信息作為局部設(shè)置信號(hào)。刷新請(qǐng)求發(fā)生電路周期性地輸出刷新請(qǐng)求信 號(hào)，該刷新請(qǐng)求信號(hào)由局部設(shè)置信號(hào)對(duì)存儲(chǔ)器塊指示允許的該存儲(chǔ)器塊。 刷新地址計(jì)數(shù)器響應(yīng)于刷新請(qǐng)求信號(hào)而產(chǎn)生刷新地址信號(hào)，該刷新地址{言 號(hào)指示被執(zhí)行刷新操作的存儲(chǔ)器塊。操作控制電路響應(yīng)于刷新請(qǐng)求信號(hào)而 執(zhí)行對(duì)一個(gè)存儲(chǔ)器塊的刷新操作。濾波電路在局部刷新信息被外部輸入改 變的時(shí)間段中屏蔽來自刷新設(shè)置電路的局部設(shè)置信號(hào)，并向刷新請(qǐng)求發(fā)生 電路輸出指示對(duì)所有存儲(chǔ)器塊的刷新操作的允許的局部設(shè)置信號(hào)。因此， 在刷新設(shè)置電路的設(shè)置期間，可以防止響應(yīng)于未確定的局部刷新信息的刷 新請(qǐng)求而禁止刷新操作。換言之，即使當(dāng)刷新設(shè)置電路改變局部刷新信息 的定時(shí)與刷新請(qǐng)求信號(hào)的發(fā)生定時(shí)重疊時(shí)，也可以安全地響應(yīng)于刷新請(qǐng)求 信號(hào)而執(zhí)行對(duì)存儲(chǔ)器塊的刷新操作。結(jié)果，可以防止半導(dǎo)體存儲(chǔ)器的誤動(dòng) 作。例如，刷新請(qǐng)求發(fā)生電路具有刷新發(fā)生電路和分頻器。刷新發(fā)生電路 周期性地產(chǎn)生參考刷新請(qǐng)求信號(hào)。分頻器根據(jù)局部設(shè)置信號(hào)的值將參考刷 新請(qǐng)求信號(hào)的分頻，并輸出分頻后的信號(hào)作為刷新請(qǐng)求信號(hào)。此外，刷新 地址計(jì)數(shù)器根據(jù)局部設(shè)置信號(hào)來固定刷新地址信號(hào)的至少一位的邏輯?；?者，刷新請(qǐng)求發(fā)生電路具有刷新發(fā)生電路和刷新選擇電路。刷新選擇電路 根據(jù)局部設(shè)置信號(hào)和刷新地址信號(hào)來屏蔽參考刷新請(qǐng)求信號(hào)的一部分脈 沖，并輸出未被屏蔽的剩余脈沖作為刷新請(qǐng)求信號(hào)。因此，響應(yīng)于刷新請(qǐng) 求信號(hào)，僅對(duì)與局部設(shè)置信號(hào)相對(duì)應(yīng)的存儲(chǔ)器塊的刷新操作被順次執(zhí)行。例如，同步電路將來自濾波電路的局部設(shè)置信號(hào)與參考刷新請(qǐng)求信號(hào) 同步，并向刷新請(qǐng)求發(fā)生電路輸出同步后的信號(hào)。因此，局部設(shè)置信號(hào)可 以總是在參考刷新請(qǐng)求信號(hào)的發(fā)生定時(shí)之后切換。換言之，可以防止局部 設(shè)置信號(hào)的切換定時(shí)與刷新請(qǐng)求信號(hào)的發(fā)生定時(shí)重疊。例如，通過局部設(shè) 置信號(hào)的切換，可以防止刷新請(qǐng)求信號(hào)的脈沖在被輸出期間的屏蔽。因 此，可以安全地執(zhí)行刷新操作，并且可以防止半導(dǎo)體存儲(chǔ)器的誤動(dòng)作。從詳細(xì)說明中，實(shí)施例的許多特征和優(yōu)點(diǎn)是明顯的，因此，權(quán)利要求 意在覆蓋實(shí)施例的所有這種落入其精神和范圍內(nèi)的特征和優(yōu)點(diǎn)。此外，由于許多修改和變化對(duì)本領(lǐng)域技術(shù)人員來說是容易進(jìn)行的，因此不希望將本 發(fā)明的實(shí)施例限于所示出和描述的具體的構(gòu)造和操作，而可以認(rèn)為所有適 當(dāng)?shù)男薷暮偷韧锒悸淙氡景l(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，包括多個(gè)存儲(chǔ)器塊，每個(gè)存儲(chǔ)器塊具有動(dòng)態(tài)存儲(chǔ)單元；刷新設(shè)置電路，其根據(jù)外部輸入來設(shè)置指示對(duì)每個(gè)存儲(chǔ)器塊的刷新操作的允許/禁止的局部刷新信息，并輸出所設(shè)置的局部刷新信息作為局部設(shè)置信號(hào)；刷新請(qǐng)求發(fā)生電路，其周期性地輸出刷新請(qǐng)求信號(hào)，該刷新請(qǐng)求信號(hào)對(duì)應(yīng)于由所述局部設(shè)置信號(hào)對(duì)存儲(chǔ)器塊指示允許的該存儲(chǔ)器塊；刷新地址計(jì)數(shù)器，其響應(yīng)于所述刷新請(qǐng)求信號(hào)而產(chǎn)生刷新地址信號(hào)，該刷新地址信號(hào)指示被執(zhí)行所述刷新操作的存儲(chǔ)單元；操作控制電路，其響應(yīng)于所述刷新請(qǐng)求信號(hào)而對(duì)一個(gè)存儲(chǔ)器塊執(zhí)行所述刷新操作；和濾波電路，其在所述局部刷新信息被所述外部輸入改變的時(shí)間段中，屏蔽來自所述刷新設(shè)置電路的所述局部設(shè)置信號(hào)，并向所述刷新請(qǐng)求發(fā)生電路輸出指示對(duì)所有存儲(chǔ)器塊的刷新操作的允許的局部設(shè)置信號(hào)。
2. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中 所述刷新請(qǐng)求發(fā)生電路包括刷新發(fā)生電路，其周期性地產(chǎn)生參考刷新請(qǐng)求信號(hào)，和分頻器，其根據(jù)所述局部設(shè)置信號(hào)的值將所述參考刷新請(qǐng)求信號(hào)分頻，并輸出分頻后的信號(hào)作為所述刷新請(qǐng)求信號(hào)；并且所述刷新地址計(jì)數(shù)器根據(jù)所述局部設(shè)置信號(hào)來固定所述刷新地址信號(hào)中的至少一位的邏輯。
3. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中 所述刷新請(qǐng)求發(fā)生電路包括刷新發(fā)生電路，其周期性地產(chǎn)生參考刷新請(qǐng)求信號(hào)；和 刷新選擇電路，其根據(jù)所述局部設(shè)置信號(hào)和所述刷新地址信號(hào)來屏蔽所述參考刷新請(qǐng)求信號(hào)的一部分脈沖，并輸出未被屏蔽的剩余脈沖作為所述刷新請(qǐng)求信號(hào)。
4. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，進(jìn)一步包括同步電路，其將來自所述濾波電路的所述局部設(shè)置信號(hào)與所述參考刷 新請(qǐng)求信號(hào)同步，并向所述刷新請(qǐng)求發(fā)生電路輸出同歩后的信號(hào)。
5. 如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器，其中所述同步電路包括一對(duì)串聯(lián)耦合的觸發(fā)器，這對(duì)串聯(lián)耦合的觸發(fā)器用 于同步于所述參考刷新請(qǐng)求信號(hào)而順次鎖存所述局部設(shè)置信號(hào)。
6. 如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器，其中所述同歩電路在所述刷新地址計(jì)數(shù)器響應(yīng)于所述刷新請(qǐng)求信號(hào)而切換 所述刷新地址信號(hào)之前輸出所述局部設(shè)置信號(hào)。
7. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，進(jìn)一步包括模式寄存器，所述半導(dǎo)體存儲(chǔ)器的操作規(guī)范被根據(jù)外部輸入而設(shè)置在 該模式寄存器中，其中所述刷新設(shè)置電路形成在所述模式寄存器中。
8. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，進(jìn)一步包括 專用端子，其接收所述局部刷新信息作為所述外部輸入。
9. 一種包括半導(dǎo)體存儲(chǔ)器和控制器的系統(tǒng)，所述控制器向半導(dǎo)體存儲(chǔ) 器輸出訪問請(qǐng)求，其中所述半導(dǎo)體存儲(chǔ)器包括多個(gè)存儲(chǔ)器塊，每個(gè)存儲(chǔ)器塊具有動(dòng)態(tài)存儲(chǔ)單元，刷新設(shè)置電路，其根據(jù)外部輸入來設(shè)置指示對(duì)每個(gè)存儲(chǔ)器塊的刷新操 作的允許/禁止的局部刷新信息，并輸出所設(shè)置的局部刷新信息作為局部設(shè) 置信號(hào)，刷新請(qǐng)求發(fā)生電路，其周期性地輸出刷新請(qǐng)求信號(hào)，該刷新請(qǐng)求信號(hào) 對(duì)應(yīng)于由所述局部設(shè)置信號(hào)對(duì)存儲(chǔ)器塊指示允許的該存儲(chǔ)器塊，刷新地址計(jì)數(shù)器，其響應(yīng)于所述刷新請(qǐng)求信號(hào)而產(chǎn)生刷新地址信號(hào)， 該刷新地址信號(hào)指示被執(zhí)行所述刷新操作的存儲(chǔ)單元，操作控制電路，其響應(yīng)于所述刷新請(qǐng)求信號(hào)而對(duì)一個(gè)存儲(chǔ)器塊執(zhí)行所 述刷新操作，和濾波電路，其在所述局部刷新信息被所述外部輸入改變的時(shí)間段中，屏蔽來自所述刷新設(shè)置電路的所述局部設(shè)置信號(hào)，并向所述刷新請(qǐng)求發(fā)生 電路輸出指示對(duì)所有存儲(chǔ)器塊的刷新操作的允許的局部設(shè)置信號(hào)；并且所述控制器對(duì)所述半導(dǎo)體存儲(chǔ)器設(shè)置所述局部刷新信息。
10. 如權(quán)利要求9所述的系統(tǒng)，其中 所述刷新請(qǐng)求發(fā)生電路包括刷新發(fā)生電路，其周期性地產(chǎn)生參考刷新請(qǐng)求信號(hào)，和分頻器，其根據(jù)所述局部設(shè)置信號(hào)的值將所述參考刷新請(qǐng)求信號(hào)分頻，并輸出分頻后的信號(hào)作為所述刷新請(qǐng)求信號(hào)；并且所述刷新地址計(jì)數(shù)器根據(jù)所述局部設(shè)置信號(hào)來固定所述刷新地址信號(hào) 中的至少一位的邏輯。
11. 如權(quán)利要求9所述的系統(tǒng)，其中所述刷新請(qǐng)求發(fā)生電路包括刷新發(fā)生電路，其周期性地產(chǎn)生參考刷新請(qǐng)求信號(hào)；和 刷新選擇電路，其根據(jù)所述局部設(shè)置信號(hào)和所述刷新地址信號(hào)來屏蔽所述參考刷新請(qǐng)求信號(hào)的一部分脈沖，并輸出未被屏蔽的剩余脈沖作為所述刷新請(qǐng)求信號(hào)。
12. 如權(quán)利要求9所述的系統(tǒng)，其中所述半導(dǎo)體存儲(chǔ)器進(jìn)一步包括同步電路，該同步電路將來自所述濾波 電路的所述局部設(shè)置信號(hào)與所述參考刷新請(qǐng)求信號(hào)同步，并向所述刷新請(qǐng) 求發(fā)生電路輸出同歩后的信號(hào)。
13. 如權(quán)利要求12所述的系統(tǒng)，其中，所述同步電路包括一對(duì)串聯(lián)耦合的觸發(fā)器，這對(duì)串聯(lián)耦合的觸發(fā)器用 于同步于所述參考刷新請(qǐng)求信號(hào)而順次鎖存所述局部設(shè)置信號(hào)。
14. 如權(quán)利要求12所述的系統(tǒng)，其中，所述同步電路在所述刷新地址計(jì)數(shù)器響應(yīng)于所述刷新請(qǐng)求信號(hào)而切換 所述刷新地址信號(hào)之前輸出所述局部設(shè)置信號(hào)。
15. 如權(quán)利要求9所述的系統(tǒng)，其中，所述半導(dǎo)體存儲(chǔ)器進(jìn)一步包括模式寄存器，所述半導(dǎo)體存儲(chǔ)器的操作 規(guī)范被根據(jù)外部輸入而設(shè)置在所述模式寄存器中，其中，所述刷新設(shè)置電路形成在所述模式寄存器中。
16. 如權(quán)利要求9所述的系統(tǒng)，其中，所述半導(dǎo)體存儲(chǔ)器進(jìn)一步包括專用端子，該專用端子接收所述局部刷 新信息作為所述外部輸入。
17. —種半導(dǎo)體存儲(chǔ)器的操作方法，所述半導(dǎo)體存儲(chǔ)器包括多個(gè)存儲(chǔ) 器塊，每個(gè)存儲(chǔ)器塊具有動(dòng)態(tài)存儲(chǔ)單元并響應(yīng)于來自外部的訪問請(qǐng)求信號(hào)和內(nèi)部產(chǎn)生的刷新請(qǐng)求信號(hào)而操作，所述方法包括根據(jù)外部輸入來設(shè)置指示對(duì)每個(gè)存儲(chǔ)器塊的刷新操作的允許/禁止的局 部刷新信息，并輸出所設(shè)置的局部刷新信息作為局部設(shè)置信號(hào)；周期性地輸出刷新請(qǐng)求信號(hào)，該刷新請(qǐng)求信號(hào)對(duì)應(yīng)于由所述局部設(shè)置信號(hào)對(duì)存儲(chǔ)器塊指示允許的該存儲(chǔ)器塊；響應(yīng)于所述刷新請(qǐng)求信號(hào)而產(chǎn)生刷新地址信號(hào)，該刷新地址信號(hào)指示被執(zhí)行所述刷新操作的存儲(chǔ)單元；響應(yīng)于所述刷新請(qǐng)求信號(hào)而對(duì)一個(gè)存儲(chǔ)器塊執(zhí)行所述刷新操作；和 在所述局部刷新信息被所述外部輸入改變的時(shí)間段中，屏蔽所述局部設(shè)置信號(hào)以允許對(duì)所有存儲(chǔ)器塊的刷新操作。
18. 如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器的操作方法，進(jìn)一歩包括 周期性地產(chǎn)生參考刷新請(qǐng)求信號(hào)；根據(jù)所述局部設(shè)置信號(hào)的值將所述參考刷新請(qǐng)求信號(hào)分頻，并輸出分 頻后的信號(hào)作為所述刷新請(qǐng)求信號(hào)；以及根據(jù)所述局部設(shè)置信號(hào)來固定所述刷新地址信號(hào)中的至少一位的邏輯。
19. 如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器的操作方法，進(jìn)一步包括 周期性地產(chǎn)生參考刷新請(qǐng)求信號(hào)；根據(jù)所述局部設(shè)置信號(hào)和所述刷新地址信號(hào)來屏蔽所述參考刷新請(qǐng)求 信號(hào)的一部分脈沖；和輸出未被屏蔽的剩余脈沖作為所述刷新請(qǐng)求信號(hào)。
20. 如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器的操作方法，進(jìn)一步包括將 所述局部設(shè)置信號(hào)與所述參考刷新請(qǐng)求信號(hào)同步。
21. 如權(quán)利要求20所述的半導(dǎo)體存儲(chǔ)器的操作方法，進(jìn)一步包括同步于所述參考刷新請(qǐng)求信號(hào)而順次鎖存所述局部設(shè)置信號(hào)。
22. 如權(quán)利要求20所述的半導(dǎo)體存儲(chǔ)器的操作方法，進(jìn)一步包括在響應(yīng)于所述刷新請(qǐng)求信號(hào)而切換所述刷新地址信號(hào)之前輸出所述局部設(shè)置 信號(hào)。
23. 如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器的操作方法，進(jìn)一步包括將所述局部刷新信息設(shè)置到模式寄存器，所述半導(dǎo)體存儲(chǔ)器的操作規(guī)范被設(shè) 置在所述模式寄存器中。
24. 如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器的操作方法，進(jìn)一步包括通過專用端子接收所述局部刷新信息作為所述外部輸入。
全文摘要
本發(fā)明公開了半導(dǎo)體存儲(chǔ)器、系統(tǒng)及半導(dǎo)體存儲(chǔ)器的操作方法。指示對(duì)刷新操作的允許/禁止的局部刷新信息被根據(jù)外部輸入來設(shè)置，并被作為局部設(shè)置信號(hào)而輸出。刷新請(qǐng)求信號(hào)被周期性地輸出，該刷新請(qǐng)求信號(hào)對(duì)應(yīng)于刷新操作被允許的存儲(chǔ)器塊。在局部刷新信息被外部輸入改變的時(shí)間段中，屏蔽局部設(shè)置信號(hào)以允許對(duì)所有存儲(chǔ)器塊的刷新操作。因此，即使當(dāng)改變局部刷新信息的定時(shí)與刷新請(qǐng)求信號(hào)的發(fā)生定時(shí)重疊時(shí)，也可以防止響應(yīng)于刷新請(qǐng)求的刷新操作的禁止。結(jié)果，可以安全地執(zhí)行刷新操作，并可以防止半導(dǎo)體存儲(chǔ)器的誤動(dòng)作。
文檔編號(hào)G11C11/406GK101276640SQ20081000599
公開日2008年10月1日 申請(qǐng)日期2008年2月25日 優(yōu)先權(quán)日2007年3月28日
發(fā)明者富田浩由 申請(qǐng)人:富士通株式會(huì)社