專利名稱：高度緊湊的非易失性存儲器及其方法
技術領域：
本發(fā)明概言之涉及非易失性半導體存儲器，例如電可擦可編程只讀存儲器(EEPROM)和閃速EEPROM，具體而言，本發(fā)明涉及具有高度緊湊的高性能寫入及讀取電路的非易失性半導體存儲器。
背景技術：
最近，具有電荷非易失性存儲能力的固態(tài)存儲器，尤其是作為小形體因數(shù)插件封裝的EEPROM及閃速EEPROM形式的固態(tài)存儲器，成為各種移動及手持裝置、尤其是信息用具和消費電子產品中的首選存儲裝置。與亦為固態(tài)存儲器的RAM(隨機存取存儲器)不同，閃速存儲器具有非易失性，即使在電源關閉之后也能保留其所存儲數(shù)據(jù)。閃速存儲器盡管成本較高，但目前卻越來越多地應用于大容量存儲應用中。基于旋轉磁性介質的傳統(tǒng)大容量存儲裝置，例如硬盤驅動器及軟盤，不適用于移動及手持環(huán)境。原因在于磁盤驅動器通常較為笨重，易于發(fā)生機械故障，且具有高的延時和高功率需求。這些不受歡迎的特性使得基于磁盤的存儲裝置不適用于大多數(shù)移動及便攜式應用。相反，閃速存儲器，無論是嵌入式還是可拆插件形式，均可理想地適用于移動及手持環(huán)境，原因是其具有尺寸小、功率消耗低、速度高及可靠性高的特點。
EEPROM及電可編程只讀存儲器(EPROM)為可進行擦除并將新數(shù)據(jù)寫入或“編程”輸入其存儲單元內的非易失性存儲器。二者均利用一位于一場效應晶體管結構中的浮動(未連接的)導電柵極，該浮動導電柵極定位于一半導體襯底的一溝道區(qū)上方、源極區(qū)與漏極區(qū)之間。然后在浮動柵極之上設置有一控制柵極。晶體管的閾電壓特性受控于浮動柵極上所保持的電荷量。也就是說，對于浮動柵極上一給定的電荷電平，必須在控制柵極上施加一對應的電壓(閾值)后，晶體管方會導通來允許其源極區(qū)與漏極區(qū)之間導電。
浮動柵極可保持一電荷范圍，因此可編程至一閾電壓窗口內的任一閾電壓電平。閾電壓窗口的尺寸是由器件的最低及最高閾電平來定界，而器件的最低及最高閾電平又對應于可編程到浮動柵極上的電荷范圍。閾值窗口通常取決于存儲器件的特性、工作條件及歷史。原則上，該窗口內每一不同的可分辨的閾電壓電平均可用于標識該單元的一確定的存儲狀態(tài)。
用作一存儲單元的晶體管通常通過兩種機理之一編程為一“已編程”狀態(tài)。在“熱電子注入”中，施加至漏極的高電壓會使電子加速穿過襯底溝道區(qū)。同時，施加至控制柵極的高電壓會將熱電子通過一薄的柵極介電層拉至浮動柵極上。在“隧穿注入”中，則是相對于襯底在控制柵極上施加一高電壓。通過這種方式，將電子自所述襯底拉至中間浮動柵極。
存儲器件可通過多種機理進行擦除。對于EPROM，可通過紫外線輻射移除浮動柵極上的電荷，來對存儲器進行整體擦除。對于EEPROM，可通過相對于控制柵極在襯底上施加一高電壓以促使浮動柵極中的電子隧穿一薄氧化層到達襯底的溝道區(qū)(即Fowler-Nordheim隧穿)，來對一存儲單元進行電擦除。通常，EEPROM可逐一字節(jié)地擦除。對于閃速EEPROM，可一次電擦除整個存儲器或每次電擦除一個或多個塊，其中一個塊可由512個或更多存儲字節(jié)組成。
非易失性存儲單元實例存儲裝置通常包含一個或多個可安裝在一個插件上的存儲芯片。每一存儲芯片包含一由例如譯碼器和擦除、寫入和讀取電路等外圍電路支持的存儲單元陣列。更為復雜的存儲裝置還帶有一控制器，該控制器執(zhí)行智能和更高級存儲器作業(yè)及介接。目前有許多種在商業(yè)上很成功的非易失性固態(tài)存儲裝置正為人們所用。這些存儲裝置可采用不同類型的存儲單元，其中每一類型存儲單元均具有一個或多個電荷存儲元件。
圖1A-1E以圖解方式示意性地顯示非易失性存儲單元的不同實例。
圖1A以圖解方式示意性地顯示一非易失性存儲器，其為一具有一用于存儲電荷的浮動柵極的EEPROM單元的形式。電可擦可編程只讀存儲器(EEPROM)具有與EPROM類似的結構，但是其另外還提供一種在施加適當?shù)碾妷簳r無需曝光至紫外線輻射即會以電方式加載或自其浮動柵極移除電荷的機理。該類單元的實例及其制造方法在第5,595,924號美國專利中給出。
圖1B以圖解方式示意性地顯示一兼具有一選擇柵極及一控制或引導柵極二者的閃速EEPROM單元。該存儲單元10具有一位于源極擴散區(qū)14與漏極擴散區(qū)16之間的“分裂溝道”12。一個單元事實上由兩個晶體管T1及T2串聯(lián)構成。T1用作一具有一浮動柵極20及一控制柵極30的存儲晶體管。浮動柵極能夠存儲一可選數(shù)量的電荷?？闪鹘洔系赖腡1部分的電流量取決于控制柵極30上的電壓及駐留在中間浮動柵極20上的電荷量。T2用作一具有一選擇柵極40的選擇晶體管。當選擇柵極40上的電壓使T2導通時，其會允許溝道的T1部分中的電流流過源極與漏極之間。選擇晶體管提供一沿源極-漏極溝道的開關，該開關獨立于控制柵極的電壓。其一優(yōu)點在于，其可用于關斷那些因其浮動柵極處的電荷耗盡(正)而在零控制柵極電壓下仍然導通的單元。另一優(yōu)點在于，其使源極側注入編程更易于實施。
分裂溝道存儲器單元的一個簡單的實施例是選擇柵極和控制柵極連接至同一字線，如圖1B中的虛線所示意性顯示。這通過將一電荷存儲元件(浮動柵極)定位在溝道的一部分上方、并將一控制柵極結構(其為一字線的一部分)定位在另一溝道部分上方及所述電荷存儲元件上方來實現(xiàn)。由此會有效地構成一具有兩個串聯(lián)晶體管的單元，其中一個晶體管(存儲晶體管)使用所述電荷存儲元件上的電荷量與所述字線上的電壓的組合來控制可流經其溝道部分的電流量，另一晶體管(選擇晶體管)則僅以字線作為其柵極。
該類單元的實例、其在存儲系統(tǒng)中的應用及其制造方法在第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053號美國專利中給出。
圖1B所示分裂溝道單元的一更佳的實施例是選擇柵極與控制柵極相互獨立，而不通過其間的虛線相連。在一種實施方案中，將一單元陣列中一列單元的控制柵極連接至一垂直于字線的控制(或引導)線。其作用在于在對一選定單元進行讀取或編程時無需使字線同時執(zhí)行兩種功能。這兩種功能是(1)用作選擇晶體管的柵極，因此需要一適當?shù)碾妷菏惯x擇晶體管導通或關斷，(2)通過一耦合于字線與電荷存儲元件之間的電場(容性)將電荷存儲元件的電壓驅動至一所期望電平。通常難以使用一單一電壓以最佳方式執(zhí)行這兩種功能。通過分別控制控制柵極和選擇柵極，字線只需執(zhí)行功能(1)，而由附加的控制線執(zhí)行功能(2)。這種能力使人們能夠設計其中編程電壓適合于目標數(shù)據(jù)的更高性能的編程。獨立控制(或引導)柵極在閃速EEPROM陣列中的應用在第5,313,421及6,222,762號美國專利(舉例而言)中進行了闡述。
圖1C以圖解方式示意性地顯示另一具有雙浮動柵極及獨立選擇柵極和控制柵極的閃速EEPROM單元。存儲單元10與圖1B中的存儲單元10類似，只是其事實上具有三個串聯(lián)晶體管。在該類型單元中，在其源極擴散區(qū)與漏極擴散區(qū)之間的其溝道上方包含兩個存儲元件(即T1-左和T1-右)，其間為一選擇晶體管T1。這些存儲晶體管分別具有浮動柵極20和20′、及控制柵極30和30′。選擇晶體管T2是通過一選擇柵極40控制。在任一時刻，僅對該對存儲晶體管中的一個進行讀取或寫入訪問。在訪問存儲單元T1-左時，T2及T1-右二者均導通，以允許溝道的T1-左部分中的電流流過源極與漏極之間。類似地，在訪問存儲單元T1-右時，T2及T1-左導通。擦除是通過以下方式實現(xiàn)使選擇柵極多晶硅的一部分緊貼浮動柵極，并在選擇柵極上施加一顯著的正電壓(例如20V)，以使存儲在浮動柵極內的電子可隧穿到所述選擇柵極多晶硅。
圖1D以圖解方式示意性地顯示一組織成一NAND單元的存儲單元串。一NAND單元50由一系列通過各自源極及漏極以菊花鏈方式連接的存儲晶體管M1、M2...Mn(n＝4、8、16或更高)組成。一對選擇晶體管S1、S2通過NAND單元的源極端子54和漏極端子56控制該存儲晶體管鏈與外部的連接。在一存儲器陣列中，當源極選擇晶體管S1導通時，源極端子耦聯(lián)至一源極線。類似地，當漏極選擇晶體管S2導通時，NAND單元的漏極端子耦聯(lián)至存儲器陣列的一條位線。鏈中的每一存儲晶體管均具有一電荷存儲元件，該電荷存儲元件用于存儲一給定量的電荷，以表示一預期的存儲狀態(tài)。每一存儲晶體管的控制柵極均提供對讀取和寫入作業(yè)的控制。選擇晶體管S1、S2中每一選擇晶體管的控制柵極分別通過其源極端子54及漏極端子56控制對NAND單元的訪問。
當對一NAND單元內一被尋址的存儲晶體管進行讀取及在編程過程中進行驗證時，將為其控制柵極提供一適當?shù)碾妷?。同時，通過在控制柵極上施加充足的電壓，使NAND單元50內其余未被尋址的存儲晶體管完全導通。通過此種方式，有效地建立一自各存儲晶體管的源極至該NAND單元的源極端子54的導電路徑，及類似地自各存儲晶體管的漏極至該單元的漏極端子56的導電路徑。在第5,570,315、5,903,495及6,046,935號美國專利中對具有此種NAND單元結構的存儲裝置進行了闡述。
圖1E以圖解方式示意性顯示一具有一用于存儲電荷的介電層的非易失性存儲器。其中使用一介電層替代了先前所述的導電性浮動柵極元件。此等利用介電存儲元件的存儲裝置已由Eitan等人闡述于“NROM一種新穎的局部化陷獲的2-位式非易失性存儲單元(NROMA Novel Localized Trapping，2-BitNonvolatile Memory Cell)”(IEEE電子器件通訊(IEEE Electron Device Letters)，第21卷，第11號，2000年11月，第543-545頁)中。一ONO介電層延伸跨越源極擴散區(qū)和漏極擴散區(qū)之間的溝道。一個數(shù)據(jù)位的電荷集中在毗鄰漏極擴散區(qū)的介電層中，另一數(shù)據(jù)位的電荷則集中在毗鄰源極擴散區(qū)的介電層中。舉例而言，第5,768,192和6,011,725號美國專利揭示了一種具有一夾于兩層二氧化硅之間的陷獲介電層的非易失性存儲單元。多狀態(tài)數(shù)據(jù)存儲器是通過分別讀取介電層內各個在空間上分離的電荷存儲區(qū)域的二進制狀態(tài)來構建。
存儲器陣列一存儲裝置通常由一存儲單元二維陣列構成，其中存儲單元呈行及列布置，且可通過字線和位線尋址。所述陣列可根據(jù)一NOR型或一NAND型架構而形成。
NOR陣列圖2顯示一存儲單元NOR陣列的一實例。具有一NOR型架構的存儲裝置是使用圖1B或圖1C所示類型的單元來構建。每行存儲單元均通過其源極及漏極以菊花鏈方式連接。該設計有時稱為虛接地設計。每一存儲單元10均具有一源極14、一漏極16、一控制柵極30及一選擇柵極40。一行中各單元的選擇柵極連接至字線42。一列中各單元的源極和漏極則分別連接至所選位線34和36。在某些其中存儲單元的控制柵極和選擇柵極分別受到控制的實施例中，一引導線36也連接一列中各單元的控制柵極。
許多閃速EEPROM裝置是由其中所形成的每一存儲單元的控制柵極和選擇柵極均連接在一起的各存儲單元構建而成。在這種情況下，不需要使用引導線，僅由一字線連接沿每一行的各單元的所有控制柵極和選擇柵極。在第5,172,338和5,418,752號美國專利中揭示了這些設計的實例。在這些設計中，字線實質上執(zhí)行兩種功能行選擇以及為行中的所有單元提供控制柵極電壓來進行讀取或編程。
NAND陣列圖3以圖解方式示意性地顯示一例如圖1D中所示的存儲單元NAND陣列的實例。沿每一列NAND單元，均有一位線耦聯(lián)至每一NAND單元的漏極端子56。沿每一行NAND單元，均有一源極線可連接其所有源極端子54。同時，一行中各NAND單元的控制柵極還連接至一系列對應的字線。可經由相連的字線、以選擇晶體管控制柵極上的適當電壓使選擇晶體管對導通(參見圖1D)來對一整行NAND單元進行尋址。在讀取一NAND單元的鏈中的一存儲晶體管時，該鏈中的其余存儲晶體管通過其相關的字線強導通，因此流經該鏈的電流實質上取決于存儲在所讀取單元中的電荷電平。在第5,570,315、5,774,397及6,046,935號美國專利中可找到一NAND架構陣列的實例及其作為存儲系統(tǒng)一部分的作業(yè)。
塊擦除對電荷存儲式存儲裝置進行編程只會導致向其電荷存儲元件增加更多的電荷。因此，在進行編程作業(yè)之前，必須將電荷存儲元件中現(xiàn)有的電荷移除(或擦除)。設置有擦除電路(未圖示)來擦除一或多個存儲單元塊。當一同(即以閃速)電擦除整個單元陣列或該陣列中相當多的單元群組時，例如EEPROM等非易失性存儲器即稱為“閃速”EEPROM。一旦得到擦除，所述群組單元即可進行重新編程。可一同擦除的該群組單元可由一個或多個可尋址的擦除單位組成。擦除單位或塊通常存儲一頁或多頁數(shù)據(jù)，頁是編程和讀取的單位，當然在一次作業(yè)中可編程或讀取多于一頁。每一頁通常存儲一個或多個數(shù)據(jù)扇區(qū)，扇區(qū)的尺寸由主機系統(tǒng)界定。其一實例是此一扇區(qū)512個字節(jié)的用戶數(shù)據(jù)(遵循一為磁盤驅動器所設立的標準)，加上一定數(shù)量的關于用戶數(shù)據(jù)及/或存儲用戶數(shù)據(jù)的塊的附加信息字節(jié)。
讀取/寫入電路在通常的雙狀態(tài)EEPROM單元中，至少建立一個電流斷點電平，以將導電窗口劃分為兩個區(qū)域。在通過施加一預定的固定電壓對一單元進行讀取時，其源極/漏極電流會通過與所述斷點電平(或參考電流IREF)相比較而解析成一種存儲狀態(tài)。如果所讀取電流高于斷點電平的電流，則可確定該單元處于一種邏輯狀態(tài)(例如“0”狀態(tài))。反之，如果所述電流低于斷點電平的電流，則可確定該單元處于另一種邏輯狀態(tài)(例如“1”狀態(tài))。因此，此一雙狀態(tài)單元存儲一位數(shù)字信息。通常設置一可外部編程的參考電流源作為一存儲系統(tǒng)的一部分，來產生斷點電平電流。
為提高存儲器的容量，隨著半導體技術水平的進步，正以越來越高的密度來制造閃速EEPROM裝置。另一種提高存儲容量的方法是使每一存儲單元存儲多于兩種狀態(tài)。
在一多狀態(tài)或多電平EEPROM存儲單元中，是通過多于一個斷點將導電窗口劃分為多于兩個區(qū)域，以使每一單元能夠存儲多于一位數(shù)據(jù)。由此，會使一給定EEPROM陣列所能夠存儲的信息隨著每一單元所能夠存儲的狀態(tài)數(shù)量的增多而增多。在第5,172,338號美國專利中對具有多狀態(tài)或多電平存儲單元的EEPROM或閃速EEPROM進行了闡述。
實際上，通常通過在一單元的控制柵極上施加一參考電壓時，檢測穿過該單元的源電極和漏電極的導電電流來讀取該單元的存儲狀態(tài)。因此，對于一單元的浮動柵極上的每一給定的電荷量，均可根據(jù)一固定的參考控制柵極電壓偵測到一對應的導電電流。類似地，可編程至浮動柵極上的電荷范圍會界定一對應的閾電壓窗口或一對應的導電電流窗口。
或者，并不偵測一所劃分電流窗口中的導電電流，而是可在控制柵極處為一給定的受試存儲狀態(tài)設定閾值電壓，然后偵測導電電流低于還是高于一閾值電流。在一種實施方案中，通過檢查導電電流經位線電容放電的速度來相對于閾值電流偵測導電電流。
圖4針對在任一時刻浮動柵極可選擇性存儲的四種不同電荷量Q1-Q4以圖解方式顯示了源極-漏極電流ID與控制柵極電壓VCG之間的關系。這四條ID-VCG實線曲線代表可編程至一存儲單元的浮動柵極上的四種電荷電平，其分別對應于四種可能的存儲狀態(tài)。舉例而言，若干單元的閾電壓窗口可介于0.5V至3.5V之間。，通過以皆為0.5V的間隔將閾值窗口劃分為5個區(qū)域，可對6種存儲狀態(tài)進行定界。舉例而言，如果如圖所示使用2μA的參考電流IREF，則以Q1編程的單元可視為處于存儲狀態(tài)“1”，因為其曲線在由VCG＝0.5V和VCG＝1.0V所定界的閾值窗口區(qū)域內與IREF相交。類似地，Q4處于存儲狀態(tài)“5”。
由以上描述可以看出，使一存儲單元存儲的狀態(tài)越多，其閾值窗口劃分得越精細。這將需要更高的編程及讀取作業(yè)精度，以便能夠達到所要求的分辨率。
在第4,357,685號美國專利中揭示了一種對雙狀態(tài)EPROM進行編程的方法，其中，一單元在編程至一給定狀態(tài)時，其會經受連續(xù)的編程電壓脈沖，其中每次向浮動柵極增加一遞增電荷量。在兩次脈沖之間，均對該單元進行回讀或驗證以確定其源極-漏極電流相對于斷點電平的高低。在電流狀態(tài)經驗證達到期望狀態(tài)時，停止編程。所用的編程脈沖串可具有遞增的周期和幅值。
先前技術的編程電路僅施加編程脈沖在閾值窗口中自已擦除或接地狀態(tài)步進至到達目標狀態(tài)。實際上，為實現(xiàn)足夠高的分辨率，所劃分或定界的每一區(qū)域均將至少需要穿越約5個編程分步。該性能對于雙狀態(tài)存儲單元而言是可以接受的。然而，對于多狀態(tài)單元，所需要的分步數(shù)量隨著分區(qū)數(shù)量的增加而增加，因此，必須提高編程精度或分辨率。舉例而言，一16狀態(tài)的單元可能平均需要至少40個編程脈沖方可編程至一目標狀態(tài)。
圖5以圖解方式示意性顯示一具有一典型布置的存儲陣列100的存儲裝置，其可由讀取/寫入電路170通過行譯碼器130及列譯碼器160進行訪問。如結合圖2和圖3所示，存儲陣列100中一存儲單元的一存儲晶體管可通過一組選定的字線及位線進行尋址。行譯碼器130選擇一個或多個字線，列譯碼器160則選擇一個或多個位線，以向所尋址的存儲晶體管的相應柵極施加適當?shù)碾妷?。讀取/寫入電路170提供用于讀取或寫入(編程)所尋址的存儲晶體管的存儲狀態(tài)。讀取/寫入電路170包含若干可通過位線與陣列中的存儲元件相連的讀取/寫入模塊。
圖6A為一單個讀取/寫入模塊190的示意性方塊圖。實質上，在讀取或驗證過程中，一檢測放大器確定流經一經由一所選位線相連的所尋址存儲晶體管漏極的電流。該電流取決于存儲在存儲晶體管中的電荷及其控制柵極電壓。舉例而言，在一多狀態(tài)EEPROM單元中，其浮動柵極可充電至數(shù)個不同的電平之一。一4電平單元可用于存儲2位數(shù)據(jù)。檢測放大器所檢測到的電平通過一電平-位轉換邏輯被轉換為一組數(shù)據(jù)位存儲在一數(shù)據(jù)鎖存器中。
影響讀取/寫入性能及精度的因素為提高讀取和編程性能，對一陣列中的多個電荷存儲元件或存儲晶體管進行并行讀取或編程。因此，一同讀取或編程一存儲元件邏輯“頁”。在現(xiàn)有的存儲器架構中，一行通常包含數(shù)個交錯的頁。一頁中的所有存儲元件將被一同讀取或編程。列譯碼器將選擇性地將每一交錯的頁連接至一對應數(shù)量的讀取/寫入模塊。舉例而言，在一實施方案中，將存儲陣列設計為具有一532字節(jié)(512字節(jié)加上20字節(jié)的附加信息)的頁尺寸。如果每列包含一漏極位線且每行有兩個交錯的頁，則共計8512列，其中每一頁均與4256個列相關聯(lián)。此時將可連接4256個檢測模塊來對所有的偶數(shù)位線或奇數(shù)位線進行并行讀取或寫入。通過這種方式，可自該存儲元件頁讀取或向該存儲元件頁編程一由4256位(即532字節(jié))的并行數(shù)據(jù)組成的頁。構成讀取/寫入電路170的讀取/寫入模塊可布置成各種不同的架構。
參閱圖5，其中將讀取/寫入電路170組織為若干排讀取/寫入棧180。每一讀取/寫入棧180均為一由若干讀取/寫入模塊190構成的棧。在一存儲陣列中，列間距取決于占據(jù)該列的一或兩個晶體管的尺寸。然而，由圖6A可以看出，一讀取/寫入模塊電路將可能由更多的晶體管和電路元件來構建，因此將占據(jù)一多列空間。為服務于所占據(jù)的列中的多個列，可使多個模塊堆置在彼此的上方。
圖6B顯示一圖5所示的讀取/寫入棧，其由一由若干讀取/寫入模塊190構成的棧以傳統(tǒng)方式構建而成。舉例而言，一讀取/寫入模塊可遍布16個列，由此可使用一具有一由8個讀取/寫入模塊構成的棧的讀取/寫入棧180來并行地服務于8個列。讀取/寫入棧可通過一列譯碼器耦聯(lián)至排中的8個奇數(shù)(1、3、5、7、9、11、13、15)列或8個偶數(shù)(2、4、6、8、10、12、14、16)列。
如前文所述，傳統(tǒng)存儲裝置是通過以大規(guī)模并行方式對所有偶數(shù)或所有奇數(shù)位線同時進行作業(yè)來改善讀取/寫入作業(yè)。這種一行由兩個交錯頁構成的架構將有助于緩解安裝讀取/寫入電路塊的問題。其還取決于控制位線-位線容性耦合此一考慮因素。一塊譯碼器用于將所讀取/寫入模塊組多路復用至偶數(shù)頁或奇數(shù)頁。通過這種方式，每當正對一組位線進行讀取或編程時，該交錯的組均可接地，以最大程度地減小緊鄰元件的耦合。
然而，這種交錯頁架構至少有三方面的缺點。首先，其需要額外的多路復用電路。第二，其性能較慢。為完成對通過一字線相連的或位于一行中的各存儲單元的讀取或編程作業(yè)，需要進行兩次讀取或兩次編程作業(yè)。第三，其在解決例如以下等干擾影響方面亦非最佳當在不同時刻對兩個處于浮動柵極電平的相鄰電荷存儲元件進行編程時(例如分別在奇數(shù)頁和偶數(shù)頁中)，這兩個相鄰電荷存儲元件之間的場耦合。
隨著存儲晶體管之間的間距越來越緊密，相鄰元件場耦合問題變得愈加突出。在一存儲晶體管中，一電荷存儲元件夾在一溝道區(qū)與一控制柵極之間。在該溝道區(qū)中流動的電流是由所述控制柵極及電荷存儲元件處的場所產生的合成電場的函數(shù)。隨著密度不斷增大，所形成的各存儲晶體管越來越近。因此，相鄰電荷元件的場明顯地作用于受影響單元的合成場。相鄰場取決于編程入相鄰元件的電荷存儲元件中的電荷。這種干擾場具有動態(tài)性質，因為其隨相鄰元件的編程狀態(tài)而改變。因此，受影響的單元在不同的時刻可能會有不同的讀取結果，此取決于相鄰元件的變化的狀態(tài)。
傳統(tǒng)的交錯頁架構加劇了由相鄰浮動柵極耦合所導致的誤差。由于偶數(shù)頁和奇數(shù)頁是彼此獨立地編程和讀取，因而可能會在一組條件下對一頁進行編程、但在完全不同的一組條件下回讀該頁，此取決于于此同時所發(fā)生在干涉頁上的情形。隨著密度的增加，讀取誤差將變得更加嚴重，此要求對多狀態(tài)實施方案進行更為精確的讀取作業(yè)和更為粗略的閾值窗口劃分。此會造成性能損失，且使多狀態(tài)實施方案的潛在容量受到限制。
因此，普遍需要提供高性能的高容量非易失性存儲器。尤其需要具有一種具有提高的讀取及編程性能的緊湊的非易失性存儲器、以及具有一種使干擾影響最小化的存儲系統(tǒng)。

發(fā)明內容
上述對高性能而又緊湊的非易失性存儲裝置的需求是通過用一大的讀取/寫入電路塊對一相應的存儲單元塊進行并行讀取和寫入而得到滿足。具體而言，該存儲裝置具有一可將讀取/寫入電路塊的冗余度降至最低的架構。通過將該塊讀取/寫入模塊重新分配為一塊并行運行同時以時分多路復用方式與一實質更小的共用部分組相互作用的讀取/寫入模塊核心部分，顯著節(jié)約了空間以及功率。在一實施例中，將這些核心部分的組件組織為一排相似的棧，其中每一棧均為一由共享一共用部分的此等核心組件構成的棧。
根據(jù)本發(fā)明的另一個方面，一串行總線提供每一棧中讀取/寫入模塊核心部分與共用部分之間的通信。通過這種方式，每一棧中所需使用的通信線最少。一總線控制器通過所述串行總線發(fā)送控制及定時信號，以控制所述組件的作業(yè)及其相互作用。在一較佳實施例中，所有相似棧中的對應組件均同時受到控制。
根據(jù)本發(fā)明的另一個方面，與所述多個讀取/寫入電路相關聯(lián)的數(shù)據(jù)鎖存器通過以一緊湊方式相鏈接而具備I/O能力，以利于以一鏈方式進行存儲及串行傳輸。在一較佳實施例中，所述緊湊數(shù)據(jù)鎖存器由一個或多個鏈路模塊鏈來構建?？蓪Ω麈溌纺K進行控制，使其表現(xiàn)為反相器或鎖存器。一種方法能夠通過在一組主鏈路模塊與明顯更小的一組從鏈路模塊之間輪轉數(shù)據(jù)而使所用鏈路模塊的數(shù)量最少。
使用本發(fā)明的數(shù)據(jù)鎖存器可節(jié)約寶貴的芯片空間，這是因為其簡化了利用這些數(shù)據(jù)鎖存器進行的數(shù)據(jù)串行輸入和輸出，同時能夠顯著減少從鏈路模塊的數(shù)量。
本發(fā)明的各個方面所帶來的空間節(jié)約能夠實現(xiàn)更為緊湊的芯片設計。與現(xiàn)有的讀取/寫入電路相比，電路的節(jié)約以及由此帶來的空間及功率消耗的節(jié)約可高達50％。尤其是，各讀取/寫入模塊可密集封裝，因此其可同時服務于存儲陣列中一行鄰接的存儲單元。
根據(jù)本發(fā)明的另一個方面，一非易失性存儲裝置具有一如下架構各讀取/寫入模塊可密集地封裝，因此這些讀取/寫入模塊可同時服務于存儲陣列中一行鄰接的存儲單元。這使得能夠鄰接地讀取及編程一段或一整行存儲單元，由此會提高性能并減小由相鄰存儲單元的場所引起的耦合誤差。
根據(jù)下文對本發(fā)明較佳實施例的說明，將會了解本發(fā)明的其它特征和優(yōu)點，這些說明應結合附圖閱讀。


圖1A-1E以圖解方式示意性顯示非易失性存儲單元的不同實例。
圖2以圖解方式顯示一存儲單元NOR陣列的一實例。
圖3以圖解方式顯示一例如圖1D中所示的存儲單元NAND陣列的一實例。
圖4針對在任一時刻浮動柵極可存儲的四種不同電荷量Q1-Q4以圖解方式顯示源極-漏極電流與控制柵極電壓之間的關系。
圖5以圖解方式示意性顯示一典型布置的存儲陣列一，其可由讀取/寫入電路通過行譯碼器及列譯碼器進行訪問。
圖6A為單個讀取/寫入模塊的一示意方塊圖。
圖6B顯示圖5所示的讀取/寫入棧，其由一讀取/寫入模塊棧以傳統(tǒng)方式構建而成。
圖7A為根據(jù)本發(fā)明一較佳實施例，一劃分為一核心部分及一共用部分的單個讀取/寫入模塊的示意性方塊圖。
圖7B以圖解方式顯示圖7A所示讀取/寫入模塊的核心部分的另一較佳實施例。
圖8A以圖解方式示意性顯示一根據(jù)本發(fā)明一實施例具有一排分區(qū)的讀取/寫入棧的緊湊存儲裝置。
圖8B以圖解方式顯示圖8A所示緊湊存儲裝置的一較佳布置。
圖9以圖解方式更為詳盡地示意性顯示圖8A或圖8B所示的讀取/寫入電路組織為一排分區(qū)的讀取/寫入棧。
圖10更為詳盡地顯示由一讀取/寫入模塊棧構成的一分區(qū)的讀取/寫入棧。
圖11A以圖解方式顯示一圖10所示讀取/寫入棧核心410的一實施例，其中棧中的每一檢測放大器均毗鄰其關聯(lián)的位線鎖存器定位。
圖11B以圖解方式顯示一圖10所示讀取/寫入棧核心410的另一實施例，其中棧中的各檢測放大器構成一群集，且各位線鎖存器構成另一群集。
圖12更為詳盡地顯示圖10所示讀取/寫入棧的共用部分。
圖13A以圖解方式顯示一移位寄存器的一傳統(tǒng)構建方式。
圖13B為一表，其舉例說明將數(shù)據(jù)加載入一由圖13A所示主-從觸發(fā)器構建而成的數(shù)據(jù)鎖存器棧。
圖14A以圖解方式顯示緊湊鎖存器棧的一較佳實施例。
圖14B顯示主或從鏈路模塊的一實施例。
圖14C以圖解方式示意性顯示當控制信號LH/INV*為高(HIGH)時圖13B所示鏈路模塊用作一鎖存器。
圖14D以圖解方式示意性顯示當控制信號LH/INV*為低(LOW)時鏈路模塊用作一反相器。
圖15A以圖解方式顯示將四個數(shù)據(jù)位加載至一由圖14A所示緊湊數(shù)據(jù)鎖存器棧構建而成的數(shù)據(jù)鎖存器棧。
圖15B以圖解方式顯示以一破壞性模式自圖15A所示數(shù)據(jù)鎖存器棧讀出四個數(shù)據(jù)位。
圖15C以圖解方式顯示以一保存性模式自圖14A所示數(shù)據(jù)鎖存器棧讀出四個數(shù)據(jù)位的另一較佳實施例。
圖16A以圖解方式顯示圖14A所示“k+1”數(shù)據(jù)鎖存器棧的另一實施方案。
圖16B以圖解方式顯示圖13A所示“k+1”數(shù)據(jù)鎖存器棧的另一較佳實施方案。
圖17以圖解方式顯示從鏈路模塊的另一較佳實施方案。
具體實施例方式
圖7A為根據(jù)本發(fā)明一較佳實施例，一劃分為一核心部分210及一共用部分220的單個讀取/寫入模塊200的示意性方塊圖。核心部分210包含一檢測放大器212，該檢測放大器212用于確定一所連位線211中的導電電流高于還是低于一預定的閾電平。如前文所述，所連位線211使人們能夠訪問一陣列中一所尋址存儲單元的漏極。
在一實施例中，核心部分210還包含一位線鎖存器214。該位線鎖存器用于在所連位線211上設定一電壓條件。在一實施方案中，鎖存在位線鎖存器中的一預定狀態(tài)將會把所連位線211拉至一指定編程禁止的狀態(tài)(例如Vdd)。該特征用于將在下文中闡述的編程禁止。
共用部分220包含一處理器222、一組數(shù)據(jù)鎖存器224及一耦聯(lián)在該組數(shù)據(jù)鎖存器224與一數(shù)據(jù)總線231之間的I/O接口226。處理器222執(zhí)行計算功能。舉例而言，其功能之一是確定所檢測存儲單元的存儲狀態(tài)并將所確定出的數(shù)據(jù)存儲入該組數(shù)據(jù)鎖存器。如在背景技術部分中所述，一存儲單元可保持一電荷范圍，由此可編程為一閾電壓窗口內的任一閾電壓電平(即，剛好使該單元以一預定導電電流導通的控制柵極電壓)。該組數(shù)據(jù)鎖存器224用于存儲在讀出作業(yè)期間由處理器所確定的數(shù)據(jù)位。其還用于存儲在編程作業(yè)期間由數(shù)據(jù)總線231導入的數(shù)據(jù)位。導入數(shù)據(jù)位表示欲編程入存儲器內的寫入數(shù)據(jù)。I/O接口226提供該組數(shù)據(jù)鎖存器224及數(shù)據(jù)總線231之間的接口。
在讀出或檢測期間，由一狀態(tài)機來控制作業(yè)，該狀態(tài)機基本上控制向所尋址單元提供不同的控制柵極電壓。在其步進經過對應於存儲器所支持的不同存儲狀態(tài)的不同預定義控制柵極電壓時，檢測放大器212將在這些電壓之一處跳閘。此時，處理器222通過考慮檢測放大器的跳閘事件及由狀態(tài)機通過一輸入線223提供的關于所施加控制柵極電壓的信息來確定結果存儲狀態(tài)。然后其將計算該存儲狀態(tài)的一二進制編碼并將該結果數(shù)據(jù)位存儲入該組數(shù)據(jù)鎖存器224。
圖7B以圖解方式顯示圖7A所示讀取/寫入模塊的核心部分的另一較佳實施例。實質上，SA/位線鎖存器214提供雙重功能同時用作一用于鎖存檢測放大器212的輸出的鎖存器及一結合圖7A所述的位線鎖存器。因此，其可通過檢測放大器或通過處理器來設定。在一較佳實施方案中，由一驅動器216驅動來自SA/位線鎖存器214的信號對所選位線211的電壓進行設定。
參看圖7A，在編程或驗證期間，將擬編程的數(shù)據(jù)自數(shù)據(jù)總線231輸入該組數(shù)據(jù)鎖存器224。由所述狀態(tài)機控制的編程作業(yè)包含將一系列編程電壓脈沖施加至所尋址單元的控制柵極上。在每一編程脈沖之后進行回讀，以確定該單元是否已編程為所期望的存儲狀態(tài)。當二者一致時，處理器222將設定位線鎖存器214，以將該位線拉至一指定編程禁止的狀態(tài)。由此禁止耦聯(lián)至該位線的單元進一步編程，即使在編程脈沖出現(xiàn)在其控制柵極上時，亦是如此。
I/O接口226使得能夠將數(shù)據(jù)輸送入或輸送出該組數(shù)據(jù)鎖存器224。由圖8A、圖8B及圖9可以看出，在一存儲裝置上并行使用一讀取/寫入模塊塊，以每次讀取或編程一數(shù)據(jù)塊。通常，該讀取/寫入模塊塊將其各組數(shù)據(jù)鎖存器組合構成一移位寄存器，以使該讀取/寫入模塊塊所鎖存的數(shù)據(jù)可串行傳送出至數(shù)據(jù)總線231。類似地，該讀取/寫入模塊塊的編程數(shù)據(jù)亦可自數(shù)據(jù)總線231串行輸入并鎖存在相應的數(shù)據(jù)鎖存器組中。
讀取/寫入模塊200的其他具體實施方案在同在申請中且共同受讓的美國專利申請案“鄰近場誤差得到減小的非易失性存儲器及方法(NON-VOLATILEMEMORY AND METHOD WITH REDUCED NEIGHBORING FIELDERRORS)”中揭示，該專利申請案由Raul-Adrian Cernea及Yan Li與本申請案在同一天提出申請。該申請案的全部揭示內容以引用方式并入本文中。
緊湊的讀取/寫入電路對于一并行操作的讀取/寫入模塊塊而言，本發(fā)明的一個重要特性是將每一模塊劃分為一核心部分及一共用部分，并使核心部分塊通過實質更少數(shù)量的共用部分運行并共享該些共用部分。這一架構能夠析出各讀取/寫入模塊中的重復電路，由此節(jié)約空間和功率。在高密度存儲芯片設計中，所節(jié)約的空間可達到存儲陣列的整個讀取/寫入電路的50％。此使讀取/寫入模塊可以密集封裝，因此其可同時服務于存儲陣列中一行鄰接的存儲單元。
圖8A以圖解方式示意性顯示一根據(jù)本發(fā)明的一實施例具有一排分區(qū)的讀取/寫入棧的緊湊存儲裝置。所述存儲裝置包含一二維存儲單元陣列300、控制電路310及讀取/寫入電路370。存儲陣列300可由字線通過一行譯碼器330及由位線通過一列譯碼器360尋址。讀取/寫入電路370構建為一排分區(qū)的讀取/寫入棧400，并能實現(xiàn)一存儲單元塊的并行讀取或編程。在一其中將一行存儲單元劃分為多個塊的實施例中，設置一塊多路復用器350將各讀取/寫入電路370復用至各個塊。如下文所更詳細地說明，讀取/寫入棧400中的通信是通過一?？偩€進行并由一?？偩€控制器430控制。
控制電路310與讀取/寫入電路370配合，以對存儲陣列300執(zhí)行存儲作業(yè)?？刂齐娐?10包含一狀態(tài)機312、一單片地址譯碼器314及一功率控制模塊316。狀態(tài)機312提供存儲器作業(yè)的芯片級控制。單片地址譯碼器314在主機或一存儲器控制器所用地址與譯碼器330及370所用硬件地址之間提供一地址接口。功率控制模塊316控制在存儲器作業(yè)期間向字線及位線提供的功率和電壓。
圖8B以圖解方式顯示圖8A所示緊湊存儲裝置的一較佳布置。各外圍電路對存儲陣列300的訪問是以對稱形式在該陣列的各對置側實施，由此將每側的訪問線和電路減半。因此，行譯碼器分裂為行譯碼器330A及330B，列譯碼器分裂為列譯碼器360A及360B。在其中將一行存儲單元劃分為多個塊的實施例中，塊多路復用器350分裂為塊多路復用器350A及350B。類似地，讀取/寫入電路分裂為自陣列300底部連接至位線的讀取/寫入電路370A及自陣列300頂部連接至位線的讀取/寫入電路370B。通過這種方式，實質上將讀取/寫入模塊的密度并因而將分區(qū)讀取/寫入棧400的密度降半。
圖9以圖解方式更為詳盡地示意性顯示將圖8A或圖8B中所示讀取/寫入電路組織為一排分區(qū)的讀取/寫入棧。每一分區(qū)的讀取/寫入棧400實質上包含一讀取/寫入模塊棧，該讀取/寫入模塊棧并行地服務于一由k個存儲單元構成的段。每一棧均劃分為一核心棧區(qū)410及一共用棧區(qū)420。每一讀取/寫入棧400內的通信是通過一互連?？偩€431進行，并由?？偩€控制器430控制。控制線411將來自?？偩€控制器430的控制及時鐘信號提供給各讀取/寫入棧410的每一核心部分。類似地，控制線421將來自?？偩€控制器430的控制及時鐘信號提供給各讀取/寫入棧420的每一共用部分。
整排分區(qū)的讀取/寫入棧400并行運行會使一行中一由P個單元構成的塊能夠并行讀取和編程。舉例而言，如果r為排中的棧數(shù)量，則p＝r*k。在一實例性存儲陣列中，可具有p＝512個字節(jié)(512*8位)，k＝8，因此r＝512。在所述較佳實施例中，所述的塊為一連串整行存儲單元。在另一實施例中，所述的塊為該行存儲單元的一個子組。舉例而言，所述單元子組可為整個行的一半或整個行的四分之一。單元子組可為一連串鄰接的單元或彼此相間一個單元，或彼此相間一預定數(shù)量的單元。
在圖8A所示的實施例中，有p個讀取/寫入模塊，分別對應于該由p個單元構成的塊中的每一單元。由于每一棧服務于k個存儲單元，因此排中的讀取/寫入棧的總數(shù)由r＝p/k得出。在其中p＝512字節(jié)且k＝8的實例中，r將等于512。
如前文所述，在高密度、高性能存儲器中遇到的一個問題是需要并行讀取和編程一由一行鄰接的單元構成的塊，同時難以為每一單元提供一讀取/寫入模塊空間。
圖8B中所示的一較佳實施例緩解了該提供問題，在該較佳實施例中，外圍電路形成于存儲陣列的各對置側上。當讀取/寫入電路370A、370B形成于存儲陣列300的各對置側上時，將自該陣列的頂部訪問該由p個單元構成的塊中的一半、自該陣列的底部訪問另一半。因此，每側上將有p/2個讀取/寫入模塊。由此，每側上的讀取/寫入棧400僅需要并行服務于p/2個位線或存儲單元，因此排中的讀取/寫入?？倲?shù)由r＝p/2k得出。在其中p＝512字節(jié)且k＝8的實例中，r將等于256。這意味著與圖8A所示實施例相比，在所述存儲陣列的每側上僅需要一半數(shù)量的讀取/寫入棧400。
在其他由于該提供問題或其他考慮因素而使密度更低的實施例中，是將一行單元劃分為兩個或多個交錯的單元塊。舉例而言，一單元塊由來自偶數(shù)列的單元組成，而另一單元塊由來自奇數(shù)列的單元組成。如在圖8A及8B中所示，塊復用器350或350A及350B將用于將該排分區(qū)的讀取/寫入棧切換至偶數(shù)塊或奇數(shù)塊。在圖8B所示的實施例中，在所述陣列的每側上將有p/4個讀取/寫入模塊。在這種情況下，位于每一對置側上的讀取/寫入棧的數(shù)量將為r＝p/4k。由此，會提供更多的空間來安裝更少的讀取/寫入模塊，但是其代價為性能降低且所述讀取/寫入塊不再鄰接。
圖10更為詳盡地顯示由一讀取/寫入模塊棧構成一分區(qū)的讀取/寫入棧。分區(qū)的讀取/寫入棧400實質上包含k個讀取/寫入模塊，這k個讀取/寫入模塊通過k條位線服務于k個存儲單元。由圖7所示讀取/寫入模塊200可以看出，其包含比一存儲單元更多的電路元件，因此不能容納于一其寬度實質上由一存儲單元的寬度界定的列中。視讀取/寫入模塊200的復雜度及特性而定，其可能容易占據(jù)例如8至16或更多個列(即k∽8-16或更大)。每一讀取/寫入模塊具有一跨過足夠數(shù)量的列(例如k列)的寬度。這意味著必須在那些所跨過的列中疊置一相等數(shù)量k個模塊，來為各列提供服務。舉例而言，如果每一讀取/寫入模塊具有一16列的寬度，則對于圖8所示其中各讀取/寫入電路僅位于一側的實施例而言，所述棧將包含16個讀取/寫入模塊。在圖8B所示的較佳實施例中，各讀取/寫入電路同時形成于陣列的頂部和底部從而在每一端處訪問8條位線，因而棧的深度將為8個讀取/寫入模塊。
本發(fā)明的一個重要特征是實現(xiàn)了復雜同時又高度緊湊的讀取/寫入模塊。這通過如下方式而成為可能將由p個讀取/寫入模塊構成的塊劃分為p個讀取/寫入模塊核心部分210，這p個讀取/寫入模塊核心部分210共享數(shù)量少得多(即r)的讀取/寫入模塊共用部分220(參見圖7及圖10)。
圖10以圖解方式顯示將一服務于k條位線的讀取/寫入棧400劃分為一棧核心部分410及一棧共用部分420。棧核心部分410包含k個讀取/寫入模塊核心，其中每一讀取/寫入模塊核心均例如為圖7A或圖7B中所示的核心210。棧共用部分420包含一個讀取/寫入模塊共用部分，例如圖7A中所示共用部分220。核心部分與共用部分的劃分是基于各核心部分均同時或并行運行的原則。在這種情況下，由于并行檢測對應的存儲單元塊，因而其將包含檢測放大器212及SA/位線鎖存器210(參見圖7B)。在并行檢測存儲單元塊之后，可由相對較少的共用部分以串行方式處理所檢測結果。
每一核心部分210與共用部分420之間是通過?？偩€431在?？偩€控制器430的控制下進行通信。這通過諸如411-k及421等自控制器接至排中所有棧的控制線來實現(xiàn)。
這種共享方案避免了讀取/寫入電路的冗余。如果k＝8，則將無需再使用每一棧內8個共用部分中的大約7個。就整個讀取/寫入電路而言，這將共計消除大約r*(k-1)個共用部分，由此顯著地節(jié)約集成存儲芯片上的空間。如前文所述，由此可將讀取/寫入電路占用的空間減少50％之多。
圖11A以圖解方式顯示圖10中所示一讀取/寫入棧核心410的一實施例，其中棧中的每一檢測放大器均毗鄰其相關聯(lián)的位線鎖存器定位。所述檢測放大器及位線鎖存器類似于圖7中讀取/寫入模塊核心部分210中所示。讀取/寫入棧核心410包含k個檢測放大器212-1至212-k及k個位線鎖存器214-1至214-k，且其組織方式使一位線鎖存器靠近一服務于同一位線的檢測放大器。舉例而言，位線鎖存器214-1靠近檢測放大器212-1，二者均耦聯(lián)至位線1。每一位線鎖存器及檢測放大器均通過?？偩€431(參見圖10)與讀取/寫入棧400中的其他組件通信。
圖11B以圖解方式顯示圖10中所示一讀取/寫入棧核心410的另一實施例，其中棧中的各檢測放大器構成一個群集，各位線鎖存器構成另一群集。讀取/寫入棧核心410包含k個檢測放大器212-1至212-k及k個位線鎖存器214-1至214-k。讀取/寫入棧核心部分410的組織方式使所有k個位線鎖存器彼此相鄰地位于一個群集中、所有k個檢測放大器彼此相鄰地位于另一群集中。舉例而言，位線鎖存器214-1至214-k構成一個群集，且檢測放大器212-1至212-k構成另一群集。每一位線鎖存器及檢測放大器均在?？偩€控制器經由控制線411實施的控制下通過?？偩€431(參見圖10)與讀取/寫入棧400中的其他組件通信。
圖12更為詳盡地顯示圖10所示的讀取/寫入棧共用部分。讀取/寫入棧共用部分420實質上包含讀取/寫入模塊共用部分的一拷貝，例如圖7所示共用部分220。其包含一處理器222及一數(shù)據(jù)鎖存器棧224。在一實施例中，?？偩€231耦聯(lián)至處理器222及數(shù)據(jù)鎖存器棧224，同時還通過處理器222耦聯(lián)至?？偩€431。在另一實施例中，數(shù)據(jù)總線231為?？偩€431的延伸。棧總線431(參見圖10)可實現(xiàn)讀取/寫入棧核心部分410與共用部分420之間的通信。通過這種方式，各讀取/寫入模塊核心210能夠共享共用部分420。處理器222、數(shù)據(jù)鎖存器224及?？偩€431的運行由通過控制線421來自?？偩€控制器的控制及時鐘信號控制。
分區(qū)的讀取/寫入棧400中各個組件的運行與結合圖7所示讀取/寫入模塊200簡要描述的運行類似。由于通過在多個讀取/寫入模塊核心之間共享一棧共用部分而節(jié)約了空間，因此可以實現(xiàn)復雜且性能豐富的讀取/寫入模塊。舉例而言，處理器222亦可用于執(zhí)行精細的邊限估算以及靜態(tài)和動態(tài)數(shù)據(jù)處理，包括錯誤校正。
?？偩€根據(jù)本發(fā)明的另一個方面，一串行總線提供用于一分區(qū)的讀取/寫入棧400內各個部分之間的通信。串行總線431在棧總線控制器430的控制下將讀取/寫入模塊共用部分420與任意一個讀取/寫入模塊核心410互連。棧總線控制器430用作一總線主控器，用于控制在讀取/寫入棧400內各個部分之間傳輸數(shù)據(jù)的時間和位置。
參看圖10-12，當對一存儲單元進行尋址時，由其中一個檢測放大器(例如檢測放大器212-k)檢測其源極-漏極電流。檢測放大器212-k的數(shù)字輸出被放置在?？偩€431上，并隨后由處理器222拾取?？偩€定時是由?？偩€控制器430控制。處理器222將所述檢測放大器的輸出數(shù)據(jù)與相關的狀態(tài)信息一同處理，以得出所尋址單元的二進制讀出數(shù)據(jù)。然后，將所述二進制數(shù)據(jù)放置在棧總線431上并由與位線k相關聯(lián)的數(shù)據(jù)鎖存器拾取。同樣，棧總線控制器430會確保自檢測放大器212-k得到的二進制數(shù)據(jù)到達與其相關聯(lián)的數(shù)據(jù)鎖存器。
在一編程作業(yè)的驗證步驟中，檢測放大器的數(shù)字信號會指示所尋址的存儲單元是否已編程至所期望的電平。如果已達到所期望的電平，則處理器222通過?？偩€431向對應的位線鎖存器發(fā)送一控制信號。舉例而言，可將位線鎖存器214-k設定為一種對應于位線k被拉至一預定電壓(例如Vdd)的狀態(tài)，以防止進一步對所耦聯(lián)存儲單元進行編程。在另一實施例中，可由一專用鎖存器來構建一編程鎖定鎖存器，其未必耦聯(lián)用于控制位線上的電壓，而是耦聯(lián)用于通過所尋址的字線來控制編程電壓。
分區(qū)并由k個讀取/寫入模塊核心210共享一共用部分420意味著需要在各個分區(qū)的部分之間建立一通信信道。參看圖7可以看出，在核心部分210與共用部分220之間至少存在兩個連接。因此，看來至少需要2k個連接。這2k個連接加上k個位線連接，表明在k至2k列的寬度內總共需要提供3k個連接。因此每列必須至少容納1.5條導線。通常，較佳使各列內具有最少的導線，以使每一導線的寬度、并由此使導線的電導最大化。
?？偩€431的實施方案可降低用于所述分區(qū)的讀取/寫入棧400中各部分的通信線的數(shù)量。在較佳實施例中，采用一僅具有一條線的串行總線實施方案。按照這種方式，對于每一占用2k個列的棧，僅需要一條導線，加上k條現(xiàn)有位線，合計共k+1條導線。由此使每一列須容納約0.5條導線，這意味著每條導線的寬度可約為兩列。一具有一串行總線架構的讀取/寫入棧亦能實現(xiàn)更高的布置自由度，以便可根據(jù)一給定的考慮因素來優(yōu)化棧內各部分的布置(例示參見圖11A和11B)。
緊湊的具有I/O能力的數(shù)據(jù)鎖存器棧根據(jù)本發(fā)明的另一個方面，將與讀取/寫入檢測放大器塊相關聯(lián)的一組具有I/O功能的數(shù)據(jù)鎖存器構建為一空間有效移位寄存器的一部分。
如前文所述，在一讀取作業(yè)中，檢測放大器212的輸出信號由處理器222解釋并轉換為二進制格式。在一兩狀態(tài)存儲器實施方案中，所轉換數(shù)據(jù)等于一個二進制數(shù)據(jù)位。在多狀態(tài)實施方案中，所轉換的二進制數(shù)據(jù)將多于一位。因此，對于每一二進制數(shù)據(jù)位，在一組數(shù)據(jù)鎖存器中均將有一對應的數(shù)據(jù)鎖存器。在一編程作業(yè)期間，使用同一組數(shù)據(jù)鎖存器作為編程數(shù)據(jù)鎖存器。擬編程的數(shù)據(jù)由主機/控制器通過所述數(shù)據(jù)總線發(fā)送至存儲芯片并存儲在同一組數(shù)據(jù)鎖存器中。出于本說明的目的，應了解，在多狀態(tài)情況下鎖存器為一陣列。
參看圖12，緊湊的數(shù)據(jù)鎖存器棧224包含一由與k個檢測放大器相對應的k個數(shù)據(jù)鎖存器構成的棧。由于該些數(shù)據(jù)鎖存器與數(shù)據(jù)總線231交換其讀取數(shù)據(jù)或寫入數(shù)據(jù)，較佳將該數(shù)據(jù)鎖存器棧構建為一移位寄存器，以將其中存儲的并行數(shù)據(jù)轉換為用于數(shù)據(jù)總線的串行數(shù)據(jù)，反之亦然。在較佳實施例中，可將對應于由p個存儲單元構成的讀取/寫入塊的所有數(shù)據(jù)鎖存器鏈接在一起構成一移位寄存器塊，以使一數(shù)據(jù)塊可通過串行地傳送入或傳送出數(shù)據(jù)總線來輸入或輸出。詳言之，對由r個讀取/寫入棧構成的排進行定時，以使其數(shù)據(jù)鎖存器組中的每一數(shù)據(jù)鎖存器依序將數(shù)據(jù)移入或移出數(shù)據(jù)總線，仿佛其是一用于整個讀取/寫入塊的移位寄存器的一部分一般。
圖13A以圖解方式顯示一移位寄存器的一傳統(tǒng)構建方式。一移位寄存器構建為一系列主-從觸發(fā)器M1、S1、...、MK、SK。當數(shù)據(jù)鎖存器棧224使用該類型的移位寄存器來構建時，數(shù)據(jù)通過該系列主-從觸發(fā)器串行移位。在每一時鐘緣處，鏈中的所有觸發(fā)器同步運行，且鏈中的數(shù)據(jù)會移位一個觸發(fā)器。為每一主觸發(fā)器皆分配一從觸發(fā)器，此會確保在覆寫每一主觸發(fā)器本身之前將該主觸發(fā)器中的內容拷貝至從觸發(fā)器。該類型的移位寄存器可視為一“2k移位鎖存器”，因為其具有雙重開銷其需要2k個存儲器來保持和移位k個數(shù)據(jù)位。
圖13B為一表，其顯示將數(shù)據(jù)加載入一使用圖13A所示主-從觸發(fā)器構建而成的數(shù)據(jù)鎖存器棧中。在將串行數(shù)據(jù)D1、D2、D3、...饋入移位寄存器時，鎖存器?？刂破?24(參見圖10)提供一時鐘信號序列CLK1、CLK2、CLK3、...并將其施加至所有觸發(fā)器。在第一時鐘周期CLK1期間，第一數(shù)據(jù)D1鎖存至第一主觸發(fā)器M1內。在第一時鐘信號的下降緣CLK1*處，M1中的數(shù)據(jù)D1還鎖存至第一從觸發(fā)器S1內。在第二時鐘周期CLK2期間，在第一數(shù)據(jù)D1自S1加載入第二主觸發(fā)器M2內的同時，下一數(shù)據(jù)D2加載入M1。如圖所示，后續(xù)步驟為前述步驟的簡單重復，直至所有的數(shù)據(jù)項移入鎖存器棧224?？梢钥闯觯虞dk個數(shù)據(jù)項需要k個時鐘周期。
應了解，對于多狀態(tài)存儲器，每一主觸發(fā)器M及從觸發(fā)器S均變成一維數(shù)等于所需數(shù)據(jù)位數(shù)量的陣列。舉例而言，對于一4狀態(tài)存儲單元，將由兩個二進制數(shù)據(jù)位對狀態(tài)進行編碼。對于這兩個位中的每一位而言，M分別表示M(1)和M(2)，S分別表示S(1)和S(2)。因此，“2k移位鎖存器”將由M1(1)、S1(1)、M1(2)、S1(2)、M2(1)、S2(1)、M2(2)、S2(2)、...Mk(1)、Sk(1)、Mk(2)、Sk(2)構成。
圖14A以圖解方式顯示緊湊鎖存器棧224的一較佳實施例。所述鎖存器棧224包含一具有一從鏈路模塊S1520后跟一系列主鏈路模塊MK、...、M2、M1510的鏈。該鏈在從鏈路模塊S1520處具有一I/O端501。數(shù)據(jù)D1、D2、...、Dk自I/O線510移入該鏈，并自M1端移出該鏈。自M1輸出的數(shù)據(jù)通過一輸出線驅動器530路由至I/O線501。
輸出線驅動器包含一由線533中的一讀取(READ)信號門控的晶體管532及一由一晶體管536選擇性分路的反相器534。當晶體管536的柵極537上的控制信號INVERT*為高(HIGH)時，反相器534有效并將來自M1的輸出信號反相。否則，反相器534被旁路，且來自M1的輸出信號出現(xiàn)在I/O線501上。操作數(shù)據(jù)鎖存器棧224所需的控制信號READ、INVERT*及其它控制和定時信號由棧總線控制器430通過控制線421提供(參見圖12)。
圖14A中所示的數(shù)據(jù)鎖存器棧224可視為一“k+1”緊湊移位寄存器，其包含用于保持k個數(shù)據(jù)位的k個主鏈路模塊510并僅使用一個從鏈路模塊520來暫時緩沖數(shù)據(jù)。從鏈路模塊520旨在有利于數(shù)據(jù)項沿該鏈正移而不會在該過程中丟失所存儲的數(shù)據(jù)。與圖13A和圖13B中所示的“2k移位鎖存器”相比，此種鎖存器棧實施方案有助于將所需的鎖存器數(shù)量減半。在下文中所述的其他實施例中，這k個主鏈路模塊可共享多于一個從鏈路模塊，但是一般說來從模塊的數(shù)量顯著少于主模塊。
圖14B顯示主鏈路模塊510或從鏈路模塊520的一實施例。該鏈路模塊的一新穎特征是可使其選擇性地表現(xiàn)為一反相器或一鎖存器。該鏈路模塊具有一輸入端501及一輸出端551。輸入端501自鏈中前一鏈路模塊的輸出接收數(shù)據(jù)輸入。一由一控制信號InCLK控制的晶體管512用作輸入數(shù)據(jù)門。當控制信號為高(HIGH)時，將數(shù)據(jù)接納入鏈路模塊。而當控制信號為低(LOW)時，則禁止數(shù)據(jù)進入模塊。如果數(shù)據(jù)被接納，則其會鎖存至一由一對反相器550、560構成的鎖存器內，或者在其中一個反相器560禁用時由另一反相器550反相。所鎖存的數(shù)據(jù)可在輸出端551處訪問，但由一受控于一控制信號OutCLK的晶體管514門控。
圖14C以圖解方式示意性顯示當控制信號LH/INV*為高(HIGH)時圖13B中的鏈路模塊用作一鎖存器。當一串行晶體管562通過其柵極處的控制信號LH/INV*選擇性地啟用反相器560時，鎖存器被啟用。被啟用的反相器560與反相器550一同用作一用于鎖存輸入數(shù)據(jù)的鎖存器。
圖14D以圖解方式示意性顯示當控制信號LH/INV*為低(LOW)時鏈路模塊用作一反相器。在這種情況下，反相器560被禁止，輸入數(shù)據(jù)僅經過反相器550。
因此，鏈中的每一鏈路模塊510或520均可選擇性地作為一反相器或一鎖存器。該鏈輸入、鎖存或輸出數(shù)據(jù)是通過對其各個鏈路模塊的正確控制來實現(xiàn)?？刂菩盘栍蓷？偩€控制器430通過控制線421提供(參見圖12)。
圖15A以圖解方式顯示將4個數(shù)據(jù)位加載入一使用圖14A中的緊湊數(shù)據(jù)鎖存器棧構建而成的數(shù)據(jù)鎖存器棧的情形。以4個數(shù)據(jù)位作為一實例，其中k＝4。一般而言，該數(shù)據(jù)鎖存器?？筛鶕?jù)需要保持一不同數(shù)量的數(shù)據(jù)位k。在編程之前，數(shù)據(jù)鎖存器棧被加載以擬編程數(shù)據(jù)，例如分別在時鐘周期CLK1、CLK2、CLK3、及CLK4處依序出現(xiàn)在I/O線501(參見圖14A)上的D1、D2、D3、D4。在CLK1即將開始之前，各個鏈路模塊(M1、M2、M3、M4、S1)的狀態(tài)均設定為用作一反相器(參見圖14C)，即(INV、INV、INV、INV、INV)。通過這一方式，在CLK1處，將數(shù)據(jù)D*1提供至M1。在下一緣CLK*1(未明確示出)處，M1變?yōu)橐绘i存器(參見圖14D)，用于保持D*1并與該鏈解耦合。在CLK2即將開始之前，鏈中其余鏈路模塊的狀態(tài)均設定為用作一反相器，即(LH、INV、INV、INV、INV)。通過這種方式，將數(shù)據(jù)D*2提供至M2。在CLK*2處(未明確示出)M2也變?yōu)橐绘i存器，用于保持D2并與該鏈解耦合。在CLK3和CLK4處會發(fā)生類似的過程，此時將D*3和D4分別被鎖存至M3和M4內。因此，在4個時鐘周期之后，4個數(shù)據(jù)位會加載入4個主鏈路模塊M1、M2、M3、M4內。在一較佳實施例中，通過一附加時鐘周期CLK5將M1中數(shù)據(jù)的一拷貝保存在從鏈路模塊S1中。此有利于下文結合圖15C所描述的一后續(xù)非破壞性模式讀取。
圖15B以圖解方式顯示一自圖15A中的數(shù)據(jù)鎖存器棧讀出4個數(shù)據(jù)位的破壞性模式。如在圖15A中所示，在4個時鐘周期之后，該數(shù)據(jù)鎖存器棧被完全加載。在圖15B中，在CLK1期間，M1中的數(shù)據(jù)D*1在其相位經輸出線驅動器530調整之后被讀出。在CLK2期間，主鏈路模塊M1表現(xiàn)為一反相器(參見圖14C)，M2中的數(shù)據(jù)D2經M1路由并在其相位經輸出線驅動器530調整之后被讀出。類似地，在CLK3和CLK4期間，分別讀出D3和D4。由此，在4個時鐘周期中讀出4個數(shù)據(jù)位。然而，在該種破壞性模式讀取作業(yè)之后，存儲在鎖存器棧中的原始數(shù)據(jù)遭到破壞。
圖15C以圖解方式顯示以一種保存性方式自圖15A所示數(shù)據(jù)鎖存器棧讀出這4個數(shù)據(jù)位的另一較佳實施例。如在圖15A中所示，在4個時鐘周期之后，數(shù)據(jù)鎖存器棧被完全加載?？梢钥闯觯绻麛M讀出的位處于鏈的輸出端，即M1處，則其易于讀出而不會影響鎖存器棧中的數(shù)據(jù)。當鎖存器棧被完全加載時，D1位于M1中，因而易于讀出。為讀出其它數(shù)據(jù)位，該鏈環(huán)繞自身循環(huán)，且征用從鏈路模塊S1使這些數(shù)據(jù)位在各鏈路模塊間正移并使這些數(shù)據(jù)位環(huán)繞該環(huán)路循環(huán)移位。因此，為讀出數(shù)據(jù)D2，其必須首先將D2旋轉至M1而不破壞其它數(shù)據(jù)。
在圖15C中，D1的一拷貝早已存儲在S1中。在CLK1期間，只有主鏈路鎖存器M1變?yōu)橐环聪嗥?參見圖14C)，M2中的數(shù)據(jù)D2在CLK*1處傳送至M1并由M1鎖存。因此，D1循環(huán)移位至S1，且D2循環(huán)移位至M1作為D*2。在CLK2期間，只有M2變?yōu)橐环聪嗥?，M3中的數(shù)據(jù)D3在CLK*2處傳送至M2并由M2鎖存。因此，此時D3循環(huán)移位至M2。類似地，在CLK3和CLK4期間，數(shù)據(jù)D4循環(huán)移位至M3，且D1的一拷貝自S1循環(huán)移位至M4。因此，在4個時鐘周期之后，各主鏈路模塊中的4個數(shù)據(jù)位沿該鏈循環(huán)移位一個鏈路模塊。詳言之，D2現(xiàn)位于M1中且可在CLK5期間讀出。同時，D2的一拷貝保存在S1中以繼續(xù)下一輪循環(huán)移位。因此，使4個數(shù)據(jù)位在鏈中循環(huán)移位一個位置需要4加1個時鐘周期。換句話說，對于一保存性模式讀取，將需要k(k+1)個時鐘周期來讀出k個數(shù)據(jù)位。對于k＝4的例子，將需要20個時鐘周期。
圖16A以圖解方式顯示圖14A所示“k+1”數(shù)據(jù)鎖存器棧的另一實施方案。所述k個主鏈路模塊510分解為數(shù)個并行的支路，每一支路共享一個從鏈路模塊520。對于k＝4的例子，其可劃分成兩個支路，每一支路分別具有兩個主鏈路模塊，例如M1及M2共享S1作為一個支路，而M3及M4共享S2作為第二支路。各支路中的運行類似于結合圖15C所描述的單個支路。因此，在一保存性讀取模式中，循環(huán)移位并讀出存儲在第一支路中的兩個數(shù)據(jù)位D1和D2將需要2(2+1)＝6個時鐘周期。第二支路中的兩個數(shù)據(jù)位D3和D4與此相同。在這種情況下，與圖15C所述情況下的20個時鐘周期相比，讀出所有4個數(shù)據(jù)位將總共需要12個時鐘周期。
因此可以看出，在所需鎖存器數(shù)量與自鎖存器讀出的速度之間存在折衷。所使用的從鎖存器數(shù)量越少，循環(huán)時間越長。
圖16B以圖解方式顯示圖14A所示“k+1”數(shù)據(jù)鎖存器棧的另一較佳實施方案。所述k個主鏈路模塊510劃分為若干并行支路，此與圖16A中所示類似，只是所有支路共享同一從鏈路模塊520，例如S1。對于k＝4的例子而言，可劃分成兩個支路，其中每一支路分別具有兩個主鏈路模塊，例如M1及M2作為一個支路，M3及M4作為第二支路。這兩個支路共享同一從鏈路模塊S1。在對第一支路進行讀出時，通過M1、M2及S1進行循環(huán)移位。在對第二支路進行讀出時，通過M3、M4及S1進行循環(huán)移位。在這種情況下，將需要6個時鐘周期來讀出D1和D2，并需要另外6個時鐘周期來讀出D3和D4，從而與在圖16A所示情況下一樣，讀出4位總共需要12個時鐘周期。然而，其只使用一個從鏈路模塊520。
圖17以圖解方式顯示從鏈路模塊的另一較佳實施例。由于從鏈路模塊520的數(shù)量非常小對每一棧而言通常僅為一個，因而其可定位在處理器222(亦參見圖12)中。在該較佳實施例中，該(該些)從鏈路模塊共享早已由處理器222使用的鎖存器或寄存器。
盡管已就特定實施例對本發(fā)明的各個方面進行了說明，但是應了解，本發(fā)明有權在隨附權利要求書的整個范圍內受到保護。
權利要求
1.一種非易失性存儲裝置，其包括一存儲單元陣列，其可通過復數(shù)條字線及位線尋址；一組讀取/寫入電路，其用于通過相關聯(lián)的一群組位線對一群組存儲單元進行并行操作，每一讀取/寫入電路均劃分為一核心部分及一共用部分；且其中形成一棧，其包含來自所述組每一讀取/寫入電路的與至少一個共用部分相協(xié)作的所述核心部分，每一核心部分均可連接至所述相關聯(lián)群組位線之一并經耦聯(lián)來共享所述共用部分，由此降低所述組讀取/寫入電路之間電路的冗余度。
2.根據(jù)權利要求1所述的非易失性存儲裝置，其進一步包括一總線，其互連所述棧內的每一核心部分與所述共用部分以在其間進行通信。
3.根據(jù)權利要求2所述的非易失性存儲裝置，其中所述總線能夠實現(xiàn)所述每一核心部分與所述共用部分之間的串行通信。
4.根據(jù)權利要求2所述的非易失性存儲裝置，其進一步包括一總線控制器，其運行用于控制每一核心部分與所述共用部分之間的總線通信。
5.根據(jù)權利要求1所述的非易失性存儲裝置，其中所述核心部分包括一檢測放大器，其通過所述相關聯(lián)群組位線中的一位線耦聯(lián)，以檢測一所尋址存儲單元的一導電電流電平。
6.根據(jù)權利要求1所述的非易失性存儲裝置，其中連接至所述核心部分的所述位線具有一電壓狀態(tài)，且所述核心部分包括一與所述位線相關聯(lián)的位線鎖存器，所述位線鎖存器鎖存一設定所述位線的所述電壓狀態(tài)的狀態(tài)。
7.根據(jù)權利要求6所述的非易失性存儲裝置，其中每當請求編程禁止時，均設定所述位線鎖存器來控制所述位線電壓以禁止編程。
8.根據(jù)權利要求6所述的非易失性存儲裝置，其中連接至所述核心部分的所述位線具有一電壓狀態(tài)，且所述核心部分包括一與所述位線相關聯(lián)的位線鎖存器，所述位線鎖存器鎖存一設定所述位線的電壓狀態(tài)的狀態(tài)，且每當請求編程禁止時，均設定所述位線鎖存器來控制所述位線電壓以禁止編程。
9.根據(jù)權利要求5所述的非易失性存儲裝置，其中所述共用部分包括一處理器，其耦聯(lián)用于通過所述總線自所述檢測放大器接收所檢測的所述導電電流電平，所述處理器將所檢測的所述導電電流電平轉換為一組數(shù)據(jù)位。
10.根據(jù)權利要求9所述的非易失性存儲裝置，其中所述共用部分進一步包括一組用于存儲所述組數(shù)據(jù)位的數(shù)據(jù)鎖存器；及一耦聯(lián)至所述組數(shù)據(jù)鎖存器以輸出所述組數(shù)據(jù)位的輸入/輸出端子。
11.根據(jù)權利要求9所述的非易失性存儲裝置，其中所述共用部分進一步包括一組用于存儲所述組數(shù)據(jù)位的數(shù)據(jù)鎖存器；及一耦聯(lián)用于將一組擬編程的數(shù)據(jù)位輸入至所述數(shù)組據(jù)鎖存器的輸入/輸出端子。
12.根據(jù)權利要求11所述的非易失性存儲裝置，其中所述處理器耦聯(lián)至所述組數(shù)據(jù)鎖存器，以接收所述組擬編程數(shù)據(jù)位，所述處理器將所述組擬編程數(shù)據(jù)位轉換為所述存儲單元的一對應的導電電流電平，并將所檢測的所述導電電流電平與所述對應的導電電流電平相比較。
13.根據(jù)權利要求8所述的非易失性存儲裝置，其中所述共用部分進一步包括一組用于存儲所述組數(shù)據(jù)位的數(shù)據(jù)鎖存器；一耦聯(lián)用于將一組擬編程數(shù)據(jù)位輸入至所述組數(shù)據(jù)鎖存器的輸入/輸出端子；及一耦聯(lián)至所述組數(shù)據(jù)鎖存器以接收所述組擬編程數(shù)據(jù)的處理器，所述處理器將所述組擬編程數(shù)據(jù)位轉換為所述存儲單元的一對應的導電電流電平，并將所檢測的所述導電電流電平與所述對應的導電電流電平相比較。
14.根據(jù)權利要求1-13中任一項所述的非易失性存儲裝置，其中所述存儲單元陣列中一行存儲單元的一段由所述組讀取/寫入電路同時讀取。
15.根據(jù)權利要求1-13中任一項所述的非易失性存儲裝置，其中所述存儲單元陣列中一行存儲單元的一段由所述組讀取/寫入電路同時編程。
16.根據(jù)權利要求1-13中任一項所述的非易失性存儲裝置，其中所述存儲單元陣列由閃速EEPROM單元構成。
17.根據(jù)權利要求1-13中任一項所述的非易失性存儲裝置，其中所述存儲單元陣列由NROM單元構成。
18.根據(jù)權利要求1-13中任一項所述的非易失性存儲裝置，其中所述存儲單元陣列的各存儲單元分別存儲一位數(shù)據(jù)。
19.根據(jù)權利要求1-13中任一項所述的非易失性存儲裝置，其中所述存儲單元陣列的各存儲單元分別存儲多于一位數(shù)據(jù)。
20.根據(jù)權利要求14所述的非易失性存儲裝置，其中所述存儲單元陣列的各存儲單元分別存儲一位數(shù)據(jù)。
21.根據(jù)權利要求14所述的非易失性存儲裝置，其中所述存儲單元陣列的各存儲單元分別存儲多于一位數(shù)據(jù)。
22.根據(jù)權利要求14所述的非易失性存儲裝置，其中所述段為所述陣列中一整行上的一連串鄰接的存儲單元。
23.根據(jù)權利要求14所述的非易失性存儲裝置，其中所述段為所述陣列中一半行上的一連串鄰接的存儲單元。
24.根據(jù)權利要求14所述的非易失性存儲裝置，其中所述段為所述陣列中一整行上的一連串相間一個存儲單元的存儲單元。
25.根據(jù)權利要求15所述的非易失性存儲裝置，其中所述存儲單元陣列的各存儲單元分別存儲一位數(shù)據(jù)。
26.根據(jù)權利要求15所述的非易失性存儲裝置，其中所述存儲單元陣列的各存儲單元分別存儲多于一個數(shù)據(jù)位。
27.根據(jù)權利要求15所述的非易失性存儲裝置，其中所述段為所述陣列中一整行上的一連串鄰接的存儲單元。
28.根據(jù)權利要求15所述的非易失性存儲裝置，其中所述段為所述陣列中一半行上的一連串鄰接的存儲單元。
29.根據(jù)權利要求15所述的非易失性存儲裝置，其中所述段為所述陣列中一整行上的一連串相間一個存儲單元的存儲單元。
30.一種形成用于一非易失性存儲裝置的一組緊湊讀取/寫入電路的方法，其包括提供所述組讀取/寫入電路，以用于通過相關聯(lián)的一群組位線對一群組存儲單元進行并行操作；將每一讀取/寫入電路劃分為一核心部分及一共用部分；及將所述組讀取/寫入電路重新組合為一排棧，其中每一棧均包含來自所述組讀取/寫入電路之一子組的與一共用部分相協(xié)作的核心部分，每一核心部分均可連接至所述相關聯(lián)群組位線之一并經耦聯(lián)來共享所述共用部分，由此降低所述組讀取/寫入電路之間電路的冗余度。
31.一種對一非易失性存儲單元陣列進行讀取或寫入的方法，其包括提供一組讀取/寫入電路；及將所述組讀取/寫入電路并行耦聯(lián)至所述陣列中一行存儲單元的一鄰接段；及運行所述組讀取/寫入電路，以對所述陣列中一行存儲單元的所述鄰接段進行并行讀取或寫入。
32.根據(jù)權利要求31所述的對一非易失性存儲單元陣列進行讀取或寫入的方法，其中一行的所述段擴展為整行。
全文摘要
本發(fā)明揭示一種能夠使用多個讀取/寫入電路對大量存儲單元進行并行讀取和寫入的非易失性存儲裝置，其具有一可將所述多個讀取/寫入電路中的冗余度降至最低的架構。所述多個讀取/寫入電路組織為一排相似的組件棧。在一個方面中，每一組件棧均將各個組件的不需要并行使用的共用子組件析出，并將其作為一共用組件以串行方式共享。其他方面包括不同組件之間的串行總線通信、與所述多個讀取/寫入電路相關聯(lián)的緊湊的具有I/O功能的數(shù)據(jù)鎖存器、及一允許讀取和編程一行鄰接的存儲單元或該行鄰接的存儲單元的一段的架構。本發(fā)明的各個方面組合實現(xiàn)了高性能、高精度及高緊湊性。
文檔編號G11C7/18GK1698131SQ03824678
公開日2005年11月16日 申請日期2003年9月18日 優(yōu)先權日2002年9月24日
發(fā)明者若爾-安德里安·瑟尼 申請人:桑迪士克股份有限公司