專利名稱：使用nmos和pmos行解碼方案帶頁面方式擦除的閃存體系結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明廣泛地涉及諸如閃存之類的非易失性存儲設(shè)備。本發(fā)明尤其涉及使用擦除操作的頁面方式(又稱為Apage erase@)的存儲設(shè)備，并具體涉及用于此操作的解碼方案。
背景技術(shù)：
在圖1A中，閃存100被分割成從0段到S段的S個段102。在圖1B中，示出段102的細(xì)節(jié)。每一段102還分割成J個組，從0組到J組。在每個組112中有K個行(或Apages@)，從0行至K行。一行106具有N個存儲器單元，從單元0到N。行106中第一存儲器單元屬于列0，而存儲器單元N屬于列N，以此類推。因而在存儲器陣列100中有N+1列。在行106中所有單元的柵極互相耦合以形成字線(wordline)。在每一行中單元的源極互相耦合并與其他行的那些耦合，形成一陣列源極114。每一行中單元的漏極互相耦合以形成位線(bitline)。NOR閃存陣列100允許用戶用電編程并擦除存儲在存儲器單元108中的信息。
在閃存陣列100中的每全存儲器單元108是一浮柵(floating gate)晶體管。浮柵晶體管的結(jié)構(gòu)類似于傳統(tǒng)MOS設(shè)備，不同處是在柵極和溝道之間插入額外的多硅條。此條不與任何東西相連，稱為浮柵，浮柵晶體管的閾值電壓是可編程的。在電子位于浮柵時發(fā)生閃存編程。當(dāng)高電壓加到源極和柵極一漏電終端之間使得高電場引起雪崩噴射時發(fā)生編程。電子獲得足夠能量穿過第一氧化絕緣體，所以它們在浮柵上被捕獲。電荷被存儲在浮柵上。通過在每個單元108的位線104上施加正確的電壓逐個位地完成閃存編程。
浮動層允許單元108通過柵極用電擦除。擦除操作能一次在多個單元上完成。一般而言，擦除是在整個閃存陣列或一個陣列段上同時完成。整個陣列的擦除操作稱為芯電擦除，而陣列段的擦除操作是段擦除。此外，擦除操作能在一個段的單個行上完成，這稱為頁面擦除。
參考圖1C，行106中的每個存儲器單元108能設(shè)置成完成源極擦除或批量擦除。在源極擦除中，如在塊120和122中，每當(dāng)選中一行，如在塊120中，基片接地，漏極浮動，而源極連接正電壓。柵極成負(fù)的，所以電子從浮空層排出。為了避免在相鄰行不希望的擦除，在塊122中不選中的行讓接地電壓施加到該柵極；漏極浮空；基片接地，且源極為正。當(dāng)一行被選中擦除，在陣列源極114處施加正電壓；所有N列104允許浮空；選中的行的柵極為負(fù)且未選中的行的柵極被施加接電電壓。
對在塊124和126例示的批量擦除，與在源極擦除塊120和122相同的電壓施加到存儲器單元108，但唯一的差別是源極耦合到基片，且在那里施加正電壓。
在源極擦除和批量擦除的兩種情況，必須指定被選中行及未被選中行的地址。因而，需要大的行和列的解碼器，且較小的存儲器區(qū)域當(dāng)用于存儲器單元。
題為“Page M0de Erase in Flash MemOry(閃存中的頁面方式擦除)”的授予Anil Gupta和Steven Schumann(′810專利)的美國專利NO.6,359,810揭示了在閃存陣列中的頁面擦除和多頁面擦除方式，以減少不需要的擦除。在′810專利中，約B10伏的較佳隧道電勢被加到在選中要擦除的一個或多個行上的閃存單元的柵極上，且連接到閃存單元的漏極的位線被驅(qū)動到約6.5伏的較佳電壓。為了減少在選中行以外的行中存儲器單元的不希望的擦除，約1到2伏的較佳偏壓被加到未選用的行的所有閃存單元的柵極?！?10專利使用n-溝道MOS晶體管作為行解碼器，和p-溝道MOS晶體管作為隔離晶體管，來隔離在其他組中未選中行免受不希望的擦除?！?10專利通過施加VCC電壓到該行且加零電壓到組中其他未選中的行，在組中選擇地定行。在該組中其他行通過施加零電壓到漏極而未被選中。通過施加正電壓到p-型溝道晶體管來不選中其他組。
本發(fā)明的目的是提供在閃存中頁面擦除操作并保護(hù)未選中行中免遭不希望的擦除，同時不影響讀訪問時間。
本發(fā)明的另一目標(biāo)是以最小的模制(die)面積提供具有頁面擦除、塊擦除、和段擦除的陣列體系結(jié)構(gòu)。
然而，本發(fā)明的目標(biāo)是優(yōu)化讀訪問時間、優(yōu)化專用于存儲器單元的閃存100的面積密度、并在不增加電路的情況提供存儲器保護(hù)未選中的單元免遭不希望的擦除的能力。

發(fā)明內(nèi)容
借助于將存儲器陣列安排成分割成多個段的諸行和列來達(dá)到上述目的。每段包括多個組，而每個組又包括多個行。存儲器陣列的行解碼器被分割成諸局部解碼器和一個共用解碼器。局部解碼器位于陣列段，且每個耦合到該段的每個行，用于將對應(yīng)于特定操作的電壓送到每個行。每個局部解碼器還包括至少一個用于將負(fù)電壓送到存領(lǐng)土器陣列的行的一個NMOS晶體管，和一個用于將正電壓送到存儲器陣列的行的PMOS晶體管。存儲器陣列的每段還包括耦合到多個局部解碼器的局部電路，用于將正確的電壓送到那里。由共用解碼器控制的局部電路和局部解碼器只在擦除操作期間而不是在讀操作期間切換。因而，此安排不影響讀的時間。共用解碼器耦合到局部電路，用于將特定電壓送到那里。由于共用解碼器被整個陣列矩陣共享，對存儲器單元節(jié)省更多的面積。
在另外實施例中，本發(fā)明提供一方法，用于使用帶有局部電路的局部解碼方案和共用解碼器在存儲器陣列中實現(xiàn)頁面擦除方式。


圖1A是示出分割成S段的閃存陣列的原理圖。
圖1B示出圖1A中的一段，它又被分割成J組，而每一組再被分割成K行，且一行中的每個存儲單元是一浮柵晶體管。
圖1C示出對圖1B中示出類型的浮柵晶體管用于源極擦除及批量擦除的存儲器單元安排。
圖2示出耦合到圖1A、1B和1C中示出的閃存陣列的一個段的行解碼器的示意圖。
圖3A-3D示出對圖2示出的局部解碼器實現(xiàn)讀/編程操作的存儲器單元安排。
圖4A-4D示出用于對圖2示出的局部解碼器完成頁面擦除的存儲器單元安排。
圖5A-5D示出用于對圖2示出的局部解碼器完成擦除驗證的存儲器單元安排。
圖6A-6B示出對于圖2示出的局部解碼器的源極提供負(fù)的或接地電壓的源極選擇器。
圖7是將局部負(fù)電源(LOCAL NEG)連結(jié)到選中的段中的負(fù)充電泵(changepump)(NEG VOLT)的示意圖。
圖8A是按本發(fā)明耦合到共用解碼器的閃存的框圖。
圖8B是在用于圖8A的裝置的源極擦除操作中源極驅(qū)動器控制器的示意圖。
圖9A是選擇用于圖8A的裝置的局部解碼器的驅(qū)動器切換電路的示意圖。
圖9B是選擇用于圖8A的裝置的局部解碼器的改善的驅(qū)動器切換電路的示意圖。
圖10是用于圖8A的裝置的字線選擇驅(qū)動器的示意圖。
圖11是用于圖8A的裝置的提升器(elevat0r)電路的示意圖。
圖12是按本發(fā)明為完成頁面擦除和頁面擦除驗證施加到圖8A的共用解碼器的4個不同終端、各局部解碼器的3個終端和定線的信號的表。
實現(xiàn)本發(fā)明的最佳方式參考圖2，看到帶局部解碼器的存儲器陣列的結(jié)構(gòu)。在局部解碼器的第二NMOS晶體管使用戶在不需要額外電路的情況偏置所選擇的組的余下(K-1)個未選中的行，在讀/編程操作期間偏置到接地，在擦除證操作期間偏置到負(fù)電壓。
多個局部解碼器202的每一個耦合到段S的行212。每個局部解碼器202至少包括一個n-型MOS(NMOS)晶體管，以將負(fù)電壓送到行212，一個p-型MOS(PMOS)晶體管，以將正電壓送到行212。在較佳實施例中，多個局部解碼器202的每一個包括與第一NMOS晶體管206串聯(lián)的PMOS晶體管204和與第一NMOS晶體管并聯(lián)的NMOS 208。PMOS晶體管204的柵極耦合到第一NMOS晶體管206的柵極以形成局部解碼器202的選擇門終端(SGj)。PMOS晶體管204的漏極與WSj終端202相耦合。PMOS晶體管204的源極與第一NMOS晶體管206的漏極、第二NMOS晶體管208的漏極及陣列段的行212相耦合。第一和第二NMOS晶體管206和208的源極耦合在一起形成SOURCEK終端。第二NMOS晶體管208的柵極耦合到WSNJ終端。局部解碼器的每個輸出耦合到段222的行212。第二NMOS晶體管208允許局部解碼器202偏置選中組的(K-1)個其他行，在讀/編程期間偏置到接地，在擦除驗證期間偏置到負(fù)電壓。
參考圖3A-3D到圖5A-5D，看到不同的電壓被加到局部解碼器以在字線上達(dá)到正確的電壓，來完成三種不同的操作，如Aread@、Apage erase@、或Aerase verify@操作。對每個操作有四種情況。第一種情況，情況A，同時選擇的字線。其他情況，B、C、D用于未選擇的行、組、和段。具體說來，情況A涉及選擇用于操作的字線，所以在情況A中局部碼器中的行及組均被選擇。情況B涉及在行(WS終端)被選擇而組(SG終端)未被選擇的段中的所有局部解碼器。情況C涉及(K-1)個局部解碼器，其中組被選擇但行未被選擇。對情況C的字線，如前所述，按本發(fā)明在行解碼器中使用第二NMOS晶體管208在讀和擦除驗證操作期間達(dá)到正確的偏置。情況D涉及行和組均未被選擇的局部解碼器或涉及在未選擇的段中的局部解碼器。對上述三種操作的任一種，即讀、頁面擦除及擦除驗證，在特定組中選擇單個特定的行。所有其他字線未被選擇，因為或者組未被選擇，或者行未被選擇，或者兩者均未被選擇。
參考圖3，對每個讀/編程操作存在四種情況。對于讀/編程操作，圖3蒜出的第一種情況是存儲器陣列的特定行和包含該行的組均被選中的情況。在此情況，選擇在特定組中的特定行。一組電壓施加到局部解碼器300A，使得正電壓施加到選中的行。具體說來，接地電壓加到PMOS晶體管302A和MOS體管304的柵極上、及NMOS晶體管304A的源極上，而正電壓加到局部解碼器300A的PMOS晶體管302A的漏極。接地電壓加到NMOS晶體管304A和306A的基片上。正電壓加到局部解碼器300A的PMOS晶體管302A的基片上。接地電壓加到第一NMOS晶體管204A和第二NMOS晶體管306A的柵極上，使得那些晶體管關(guān)(OFF)而PMOS晶體管302A開(ON)。因而，與選中的行及組關(guān)聯(lián)的局部解碼器的輸出是正電壓。在局部解碼器的輸出上的正電壓允許對那個行采取讀/編程操作。
在圖3B中示出的第二種情況是特定的行被選中而組未被選中的情況。屬于此情況的所有行未被選擇，使得對那些字線施加接地電壓。當(dāng)發(fā)生此情況時，正電壓加到局部解碼器300B的晶體管302B和304B的柵極上。接地電壓加到NMOS晶體管304B和306B的基片上，而正電壓加到大部分PMOS晶體管302B上。正電壓加到第一NMOS晶體管304B的柵極上，使得局部解碼器的輸出是按地電壓，因為PMOS晶體管302B是OFF、第二NMOS晶體管306B是OFF、第一NMOS晶體管304B是ON，將局部解碼器300B拉到接地電壓。在局部解碼器的輸出上的接地電壓意味著該行不被選擇用于讀/編程操作。
參考圖3C，當(dāng)組被選擇而行未被選擇，則耦合到那些局部解碼器的字線未被選擇用于讀/編程操作。接地電壓施加到晶體管304C的柵極和源極、以及晶體管302C的柵極和漏極。接地電壓還加到NMOS晶體管304C和306C的大部分，且正電壓加到PMOS晶體管302C的大部分。正電壓加到第二NMOS晶體管306C的柵極，使得與所選擇的行關(guān)聯(lián)的局部解碼器的輸出拉低到接地電壓。
參考圖3D，當(dāng)組和行未被選中，則耦合到這些局部解碼器的字線未選中用于讀/編程操作。正電壓被加到與未選擇的行關(guān)聯(lián)的局部解碼器300D的柵極，而接地電壓加到其源極和漏極。接地電壓還加到NMOS晶體管304D和306D的基片，而正電壓加到PMOS晶體管302D。正電壓被加到第二NMOS晶體管306D的柵極，而局部解碼器的輸出被局部解碼器的NMOS晶體管304D和306D拉到接地電壓。
圖4示出要完成頁面擦除操作的條件。類似于上述讀/編程操作，第一種情況用于選定的行和組，而后三種情況用于防止在未選中的行、組、和段中免受不希望的擦除。頁面擦除意味著僅一行是偏置到負(fù)電壓，段中所有其他行接地。塊擦除意味著擦除若干行。段擦除意味著在選中段的所有行在擦除脈沖期間成為負(fù)的。
參考圖4A，當(dāng)選中一行并選中一組時，選擇在特定組中一特定行，如選擇組10的第5行。正電壓加到晶體管402A和404A的柵極上，接地電壓加到晶體管402A的漏極，而負(fù)電壓加到局部解碼器400A的晶體管404A的源極上。負(fù)電壓加到NMOS晶體管404A和406A的基片上。接地電壓加到PMOS晶體管402A的基片上。負(fù)電壓加到第二NOS晶體管A。嶼選中的行關(guān)聯(lián)的局部解碼器400A的輸出被拉到負(fù)電壓。此情況可應(yīng)用于擦除特定的行或頁面擦除。
參考圖4B，其中一行被選擇而一組未選擇，則防止在任何組中每個特定行免受不希望的擦除，如在上述例子中在每個未選擇的組中的5號行被選中。因此有9個行被選中。負(fù)電壓被加到晶體管404B的柵極和源極，而接地電壓加到局部解碼器400孤晶體管402A的漏極。負(fù)電壓加到OS晶體管BB大部分，而接地電壓加到OS晶體管B批。負(fù)電壓加到第二NMOS晶體管406B，使得與選擇的行關(guān)聯(lián)的局部解碼器400B的輸出處于接地電壓。在局部解碼器的輸出上的接地電壓表明，在該行上不發(fā)生擦除操作。
參考圖4C，其中選中一組且未選中一行，則不擦除該行。正電壓加到晶體管402C和404C的柵極上，而接地電壓加到晶體管402C的漏極和局部解碼器400C的晶體管404C的源極。接地電壓加到PMOS晶體管402C的基片，而負(fù)電壓加到NMOS晶體管404C和406C的基片。負(fù)電壓加到第二NMOS晶體管的柵極。局部解碼器400C的輸出是接地電壓。此情況可應(yīng)用于防止發(fā)生在選中組的相鄰行上的不希望的擦除。參考圖4D，其中未選中一個組和一個行，則那些行未被擦除。負(fù)電壓加到晶體管402D和404D的柵極，而接地電壓加到晶體管402D的漏極，和局部解碼器400D的晶體管404D的源極。負(fù)電壓加到NMOS晶體管D404和406D的基片，而接地電壓加到PMOS晶體管402D的基片。負(fù)電壓加到第二NMOS晶體管406D的柵極。局部解碼器400D的輸出被接到接地電壓。
對于圖2示出的結(jié)構(gòu)，有可能使字線處在正電壓而段中所有其他行處在負(fù)電壓。此結(jié)構(gòu)允許在沒有任何額外電路情況作擦除驗證。圖5示出為提供正確的擦除驗證電壓到段的行而應(yīng)用到局部解碼器的條件。
參考圖5A，其中指令是Aerase verify@，則施加到局部解碼器的電壓組包括一旦行被選擇且一組被選擇，則負(fù)電壓加到柵極和源極，而正電壓加到局部解碼器500A的漏極。負(fù)電壓加到NMOS晶體管504A和506A的基片，而正電壓加到PMOS晶體管502匠基片。負(fù)電壓加到第二NMOS晶體管506A。與選擇的行關(guān)聯(lián)的局部解碼器500A的輸出是正電壓。正電壓表明，對該行正進(jìn)行擦除驗證操作。當(dāng)在特定組中的特定行被選中用于擦除驗證時可應(yīng)用此情況。
參考圖5B，其中選中一行而未選中一組。正電壓加到柵極和漏極，而負(fù)電壓加到局部解碼器500B的源極。負(fù)電壓加到NMOS晶體管504B和506B的基片，而正電壓加到PMOS晶體管502B的基片。負(fù)電壓加到第二NMOS晶體管506B的柵極。與選中的行關(guān)聯(lián)的局部解碼器500B的輸出是負(fù)電壓，它表明在該行不發(fā)生擦除驗證。
參考圖5C，其中選中一組而未選擇一行，則該行未選中用于擦除驗證。負(fù)電壓加到柵極和源極，解碼器500C的漏極保持浮空。負(fù)電壓加到NMOS晶體管504C和506C的基片，而正電壓加到PMOS晶體管502C的基片。正電壓加到第二NMOS晶體管506C的柵極，使得局部解碼器500C的輸出為負(fù)電壓。
參考圖5D，其中一組和一行未被選擇。則那些行未選擇用于擦除驗證。正電壓加到柵極，負(fù)電壓加到源極，而保持局部解碼器500D的漏極浮空。負(fù)電壓加到NMOS晶體管504D和506D的基片而正電壓加到PMOS晶體管502D。正電壓加到第二NMOS晶體管的柵極，使得局部解碼器的輸出是負(fù)電壓。
如上圖3A-3D到5A-5D所示，PMOS和NMOS行解碼器的柵極和局部解碼器的源極極能以選定的方式偏置。在讀/編程情況，局部解碼器的源極極總是零。因此，由于本發(fā)明中共用和局部解碼器之間的安排讀訪問時間不會遭受損失。此外，上四種情況允許閃存完成負(fù)面、塊、和段的擦除。
參考圖6A，源極極選擇器600A是在圖2示出的終端SOURCEK處耦合到局部解碼器的每個源極極的局部電路，用以提供正確的局部源極極電壓。源極極電壓的可選擇性是上述參考圖4描述的頁面擦除的重要特征，因為它允許擦除特定行。每個源極極選擇器600包括并聯(lián)地與PMOS晶體管604耦合的NMOS晶體管602。漏極耦合在一起，并耦合到如圖2中所述的局部解碼器的SOURCEK終端。NMOS晶體管602的柵極和PMOS晶體管604的柵極每一個耦合到GLOB_SRC_SELK終端，如上圖8A所述。NMOS晶體管的基片耦合到源極極和到局部負(fù)電壓(LOCAL NEG)。PMOS晶體管604的源極極接地，而其基片耦合到WS_WELL(正的或接地電壓)。
圖6A是一例，其中GLOB_SRC_SELK中正電壓，使得SOURCEK是負(fù)電壓，因為PMOS晶體管604A斷開且NMOS晶體管602A是ON，將局部負(fù)電壓連到SOURCEK。另一方面，圖6B例示了相反的情況，其中共用GLOB_SRC_SELK是負(fù)，使得晶體管604B斷開而PMOB晶體管604B是ON，將SOURCEK接地。GLOB_SRC_SELK只需要在正和負(fù)電壓之間切換，以選擇特定行，并保持(K-1)個未選中的行免受不希望的活動(圖4C-4D)。為控制局部解碼器，共用源極極選擇器(GLOB_SRC_SELK)必須正偏置或負(fù)偏置。在設(shè)備中能對所有段一次生成GLOB_SRC_SELK，從而共用地節(jié)省面積。
參考圖7，在每段中段開關(guān)700是局部電路的一部分并耦合到局部源極極選擇器，用于將局部負(fù)電壓(LOCAL NEG)連接到每一段中的負(fù)棄電泵(NEG_VOLT)。段開關(guān)700包括耦合到兩個NMOS晶體管706和708的提升器702。NMOS晶體管706的漏極耦合到局部開關(guān)的LOCAL NEG，且源極極接地，而柵極耦合到提升器702的第一輸出A。提升器702的另外輸出B耦合到晶體管708的柵極。晶體管的大部分耦合到源極極并到選中段的負(fù)充電泵EG-VOLT。晶體管的漏極耦合到LOCAL NEG。提升器702具有兩個輸入終端第一輸入終端是段選擇器(SECTOR_SELECT)，而第二輸入終端是操作信號。提升器700在正和負(fù)電壓之間切換。若SECTOR_SELECT和OPERATION_SIGNAL量高，則第一輸出是負(fù)是壓而第二輸出是正電壓。在所有其他情況，輸出A是正電壓而輸出B是負(fù)電壓(NEG_VOLT)。當(dāng)選擇一段或SECTOR_SELECT為高且OPERATION_SIGNAL為高，則第一輸出A為負(fù)且第二輸出B為正電壓，使得所選擇段的局部負(fù)電壓耦合到該段中的負(fù)充電泵。當(dāng)OPERATION_SIGNAL和/或SECTOR_SELECT切換到接地電壓，則第一輸出A為正且第二輸出B為負(fù)，從而將LOCAL_NEG節(jié)點連到接地電壓。結(jié)果沒有為圖6的源極極選擇器提供局部的負(fù)電壓，且為了擦除局部解碼器在其源極極處需要負(fù)電壓，局部解碼器不能擦除內(nèi)容。
參考圖8A，示出使用局部和共用解碼方案的閃存800A的體系結(jié)構(gòu)。共用解碼器802耦合每個段804，并將四組信號送到存儲器陣列800A的每一段。局部解碼器和關(guān)聯(lián)的局部電路位于每一段中。第一個是GLOB_SERC_SELK或共用行選擇器806。如前討論，GLOB_SERC_SELK耦合到圖6A中示出的源極極選擇器600的柵極。如上提及，GLOB_SERC_SELK或者是正或者是負(fù)電壓，以提供局部的負(fù)的或接地電壓到局部解碼器的源極極。耦合到信號WS-PDJ的組的第二終端控制在每個段上局部解碼器的漏極上信號的生成。局部電路稍后作詳細(xì)討論。耦合到信號WSN_PDK的組的第三終端控制在局部解碼器的第二NMOS晶體管的柵極上的信號的生成。耦合到信號SG_PDJ的組的第四終端控制在局部解碼器的柵極上的信號的生成。共用解碼器802將Aread@、Aerase@、或Aerase verify@電壓送到局部電路，并根據(jù)選擇的指令通知局部電路，選擇哪一行并隔離哪些行。
參考圖8B，共用開關(guān)800B發(fā)出普通的共用信號。這些共用信號控制產(chǎn)生S00RCEK、SGJ、WSK、和WSNK信號與局部電路。共用開關(guān)包括帶著兩個輸入終端行選擇和操作信號的提升器814。提升器814的輸出耦合到第一反相器816的輸入。第一反相器816的輸出耦合到第二反相器822的輸入。兩個反相器被拉高到正電壓并拉低到負(fù)電壓。第二反相器822的輸出耦合到GLOB_SERC_SELK、SG_PDJ、WS_PD、WSN_PD。提升器814在拉高正電壓和拉低負(fù)電壓之間切換。若行選擇和操作信號高，則輸出被拉到負(fù)電壓。在所有其他情況，輸出是正電壓。GLOB_SERC_SELK被耦合到圖6中所示的源極極選擇器的NMOS溝道晶體管的柵極，并必須是正或負(fù)，以控制驅(qū)動器源極極的值。對所有段能一次生成GLOB_SERC_SELK的值以減少模制區(qū)大小。在共用開關(guān)800B和局部電路之間的SG_PDJ、WS_PDK、和WSN_PDK的連接和功能在下面討論。
參考圖9A，驅(qū)動器切換電路900A包括耦合到CMOS反相器904A的提升器電路902A。提升器電路902A在正和接地電壓之間驅(qū)動，并具有三個輸入終端SG-SELJ、段選擇(SECTOR select)和操作信號。提升器902A在正電壓和接地電壓之間切換。若所有SG-SELJ、段選擇、和操作信號為高，則提升器902A的輸出為正電壓。在所有其他情況，輸出是接地電壓。切換電路900有在正電壓和零電壓之間切換，因而不能用于頁面擦除指令。因而，驅(qū)動器切換電路如圖9B所示那樣修改，以包括負(fù)電壓。參考圖9B，驅(qū)動器切換電路900A能通過添加一NMOS晶體管910B到NMOS晶體管908B的源極而得以改善。NMOS晶體管的源極連接到負(fù)和零電壓，使得輸出SGJ可以是負(fù)、零、或正電壓。添加的NMOS晶體管910B的柵極連接到共用驅(qū)動器中共用開關(guān)的輸出SG_PDJ。
參考圖10，字線選擇驅(qū)動器1000包括第一驅(qū)動器切換電路1000A和第二驅(qū)動器切換電路1000B。第一驅(qū)動器切換電路1000A和第二驅(qū)動器切換電路1000B類似于上述圖9中的電路，且它們通過反相器連接。第一驅(qū)動器切換電路1000A包括耦合到上面圖9B描述的CMOS反相器1008的提升器電路1002。但第二NMOS晶體管的源極電接地。第二NMOS晶體管的柵極連結(jié)到共用信號WS_PD。第二驅(qū)動器切換電路1000B包括耦合到第二CMOS反相器1016的第二提升器電路1006。第二CMOS反相器1016的第二提升器電路1006。第二NMOS晶體管的柵極耦合到共用信號WSN_PD。第一提升器電路1002和第二提升器電路1006的每個具有三個輸入終端，即段選擇、操作信號、和WS_SELK。兩個提升器電路在正電壓及接地電壓之間驅(qū)動。第一和第二提升器的WS_SELK的補。第一切換電路1000A的輸出耦合到WSK終端，而第二切換電路1000B的輸出耦合到WSNK終端。
在圖11中，如圖10中所用的提升器電路1100包括4個晶體管。當(dāng)輸出C高而輸入B低時，輸出OUT被拉低到接地電壓，因為NMOS晶體管1108是ON。若輸入B高而輸入C低時，輸出OUT拉高到正電壓且輸出OUT_N拉低到接地電壓。
參考圖12，表1200總線了對在圖3、圖4和圖5中詳細(xì)討論的共用解碼器和局部解碼器的功能終端的所有偏置狀態(tài)。在表1200中總結(jié)的頁面擦除及驗證的狀態(tài)和上面討論的局部解碼器、局部電路和共用解碼器的安排使存儲陣列能實現(xiàn)頁面擦除和擦除驗證而不必附加的電路。因此，按照本發(fā)明的存儲器陣列節(jié)省了由存儲器單元使用的面積。此外，該安排使共用解碼器能為閱讀指令提供不改變的電壓。因此，讀的時間不受影響。
權(quán)利要求
1.一種閃存陣列裝置，其特征在于，包括排成行和列并進(jìn)一步分割成多個段的存儲器陣列，其中每段包括多個組，而每個組又包括多個行；多個局部解碼器，每個耦合到存儲器陣列的每行，用于傳送對應(yīng)于特定指令的電壓，其中每個局部行解碼器還包括至少一個用于將負(fù)電壓送到存儲器陣列的行的NMOS晶體管，和一個用于將正電壓送到存儲器陣列的行的PMOS晶體管；耦合到多個局部解碼器的局部電路，用于將所述電壓送到那里；和耦合到局部電路的共用解碼器，用于將特定電壓送到那里。
2.如權(quán)利要求1所述的閃存陣列，其特征在于，每個存儲器單元是浮柵晶體管，它具有控制柵極，漏極和源極，在所述行的所述浮柵晶體管的所述控制柵極互相耦合，以形成耦合到多個局部解碼器的字線，且所述源極互相耦合，而所述浮柵晶體管的漏極互相耦合以形成位線。
3.如權(quán)利要求1所述的閃存陣列，其特征在于，所述局部電路還包括多個源極選擇器，其中每個源極選擇器耦合到所述多個局部行解碼器和所述共用行解碼器，用于將負(fù)電壓提供給所述多個局部行解碼器；耦合在所述共用解碼器和所述多個局部行解碼器之間的多個驅(qū)動器切換電路，用于提供電壓(SGj)給所述多個局部解碼器；和耦合在所述共用解碼器和所述多個局部行解碼器之間的多個字線選擇(WS)驅(qū)動器，用于為所述多個局部行解碼器提供一套電壓。
4.如權(quán)利要求2所述的存儲器陣列，其特征在于，所述多個局部解碼器各包括串聯(lián)到第一NMOS晶體管的PMOS晶體管，和并聯(lián)到所述第一NMOS晶體管耦合的第二NMOS晶體管；所述PMOS晶體管的柵極耦合到所述第一NMOS晶體管的柵極，所述PMOS晶體管的源極耦合到所述第一和第二NMOS晶體管的漏極，并耦合到與所述存儲器陣列的對應(yīng)行耦合的行線；所述第一和第二NMOS晶體管的源極互相耦合，并耦合到所述多個源極選擇器。
5.如權(quán)利要求3所述的存儲器陣列，其特征在于，所述各源極選擇器還包括與NMOS晶體管并聯(lián)的PMOS晶體管；所述PMOS的漏極和NMOS晶體管互相耦合并與所述局部解碼器耦合，所述PMOS晶體管的源極耦合到局部負(fù)電壓源，所述NMOS晶體管的源極耦合到電氣接地，所述PMOS和所述NMOS晶體管的柵極耦合到共用解碼器的共用源極選擇終端。
6.如權(quán)利要求3所述的存儲器陣列，其特征在于，所述各驅(qū)動器切換電路還包括耦合到第一CMOS緩存器的第一提升器電路，其中驅(qū)動所述提升器電路在正電壓和接地電壓之間。
7.如權(quán)利要求6所述的存儲器陣列，其特征在于，所述CMOS緩存器是反相器，它還包括與第一NMOS晶體管串聯(lián)的PMOS晶體管和第二NMOS晶體管，所述PMOS晶體管的漏極耦合到正電壓，其柵極耦合到所述第一NMOS晶體管的柵極，所述PMOS晶體管的源極耦合到所述第一NMOS晶體管的漏極，而所述第一NMOS晶體管的基片耦合到所述第二NMOS晶體管的基片和源極，所述第一NMOS晶體管的源極耦合到所述第二NMOS晶體管的漏極，且所述第二NMOS晶體管的柵極耦合到所述共用解碼器的一組選擇終端。
8.如權(quán)利要求3所述的存儲器陣列，其特征在于，所述各字線選擇驅(qū)動器還包括第一驅(qū)動器切換電路和第二驅(qū)動器切換電路，其中所述第一驅(qū)動器切換電路包括耦合到第二CMOS反相器的第二提升器電路，其中所述第二提升器電路在正電壓和接地電壓之間被驅(qū)動。所述第二驅(qū)動器切換電路包括耦合到第三CMOS反相器的第三提升器電路，其中所述第三提升器電路在正電壓和接地電壓之間被驅(qū)動。具有一輸入終端和一輸出終端的反相器，其中所述輸入終端耦合到所述第二提升器電路而所述輸出終端耦合到所述第三提升器電路。
9.如權(quán)利要求8所述的存儲器陣列，其特征在于，所述第二和第三CMOS反相器的每一個還包括與第一NMOS晶體管串聯(lián)的PMOS晶體管和第二NMOS晶體管，所述PMOS晶體管的漏極耦合到正電壓，柵極耦合到所述第一NMOS晶體管的柵極，所述PMOS晶體管的源極耦合到所述第一NMOS晶體管的漏極，且所述NMOS晶體管的基片耦合到所述第二NMOS晶體管的基片和源極，所述第一NMOS晶體管的源極耦合到所述第二NMOS晶體管的漏極，而所述第二NMOS晶體管的柵極耦合到所述共用解碼器，并且所述第二CMOS反相器耦合到所述共用解碼器的字線選擇終端，所述第三CMOS反相器耦合到所述共用解碼器的段選擇終端。
10.如權(quán)利要求1所述的閃存，其特征在于，所述共用解碼器還包括多個共用開關(guān)；每個共用開關(guān)包括與在正電壓和負(fù)電壓之間被驅(qū)動的緩存器電路相耦合的提升器電路。
11.如權(quán)利要求10所述的閃存，其特征在于所述緩存器電路包括第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管和第二NMOS晶體管；所述第一PMOS晶體管的柵極耦合到所述第一NMOS晶體管的柵極和所述提升器電路的輸出終端；所述第一PMOS晶體管的源極耦合到所述第一NMOS晶體管的漏極；所述第二PMOS晶體管的柵極耦合到所述第二NMOS晶體管的柵極和所述第一PMOS晶體管的源極；所述第二PMOS晶體管的漏極耦合到所述第一PMOS晶體管的漏極和正電壓；所述第二PMOS晶體管的源極耦合到所述第二NMOS晶體管的漏極，以形成所述共用解碼器一個終端；且所述第一NMOS晶體源極耦合到所述第二NMOS晶體管的源極和負(fù)電壓。
全文摘要
使用局部解碼方案而不是以前所眾周知的共用解碼方案，閃存具有新的頁面擦除體系結(jié)構(gòu)。新體系結(jié)構(gòu)對存儲器單元節(jié)省較多的模制區(qū)域，并防止遭受不希望的擦除且不影響讀出時間。在局部解碼方案下，認(rèn)存分割成段(222；804)。每段包括多個局部解碼器(202)和局部電路。局部電路包括由共用解碼器(802)控制的開關(guān)(302，304，306)且這些開關(guān)只在擦除操作中切換而不在讀操作中切換。讀出時間不受影響。每個局部解碼器耦合到存儲器陣列中一行(212)。每個局部解碼器包括傳送正電壓的PMOS晶體管(204)和傳送負(fù)電壓的NMOS晶體管，使在沒有附加和復(fù)雜電路的情況達(dá)到頁面擦除，并保護(hù)未選中的行免遭不希望的擦除。共用解碼器(802；900；1000)位于段(804)之外，并將共用信號(GLOB_SRC_SEL，WS，WSN，SG)通過局部電路提供給所有段，從而節(jié)省面積。
文檔編號G11C16/06GK1689115SQ03824334
公開日2005年10月26日 申請日期2003年9月4日 優(yōu)先權(quán)日2002年10月22日
發(fā)明者L·貝達(dá)里達(dá), S·巴托里, F·T·凱瑟, S·莫格諾尼 申請人:愛特梅爾股份有限公司