專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，尤其適用于在存儲單元中使用了鐵電體電容的鐵電體存儲器中。
背景技術(shù)：
近年來，隨著便攜機(jī)器的普及，即使不供給電源也能夠保持所存儲的數(shù)據(jù)的非易失性存儲器，作為取代如果不持續(xù)供給電源則存儲于存儲器的數(shù)據(jù)就會消失的DRAM(動態(tài)隨機(jī)存儲器)和SRAM(靜態(tài)隨機(jī)存儲器)等易失性存儲器而倍受關(guān)注。雖然EPROM(可擦寫只讀存儲器)和閃存(Flash)等作為非易失性存儲器已經(jīng)被廣泛使用，但由于都在寫入數(shù)據(jù)時需要很多時間，所以在作為可讀寫存儲器來使用時受到限制。
與此相比，在存儲單元中使用了鐵電體的鐵電體存儲器，不僅能夠以與現(xiàn)有的SRAM同等的速度讀寫數(shù)據(jù)，而且具有存儲數(shù)據(jù)的非易失性。鐵電體存儲器的存儲單元與DRAM具有相同的結(jié)構(gòu)，在用于保持?jǐn)?shù)據(jù)的電容器部分使用鐵電體(鐵電體電容)。具體地說，鐵電體電容的一側(cè)的電極經(jīng)由將柵極連接于字線的MOS晶體管與位線連接，另一側(cè)的電極與板極線連接。
圖17是表示鐵電體電容的遲滯特性的圖。橫軸是施加到鐵電體電容的電壓(以下，簡稱“施加電壓”。)，把板極線側(cè)的電極電位比位線側(cè)的電極電位高的情況作為正(以下也一樣)。另外，縱軸是極化電荷量，隨著施加電壓的變化，沿著遲滯回線移動時的起點(diǎn)和終點(diǎn)的差，就是從鐵電體電容供給的電荷量。
在圖17中，若施加電壓的變化為0V→+VDD(電源電壓)→0V→-VDD→0V，則極化電荷的變化為點(diǎn)P1→點(diǎn)P2→點(diǎn)P3→點(diǎn)P4→點(diǎn)P1。如圖17所示，在遲滯回線上，即使施加電壓為0V，也存在具有殘留極化且極化方向不同的兩個穩(wěn)定點(diǎn)P1、P3。鐵電體存儲器通過使該點(diǎn)P1、P3與數(shù)據(jù)“1”、“0”分別對應(yīng)，來存儲數(shù)據(jù)并且能夠使所存儲的數(shù)據(jù)具有非易失性。
鐵電體存儲器，根據(jù)圖17所示的鐵電體的特性向鐵電體電容施加規(guī)定的電壓，進(jìn)行針對存儲單元的寫入和讀出。
關(guān)于向存儲單元的數(shù)據(jù)寫入，在寫入數(shù)據(jù)“1”的情況下，例如通過使位線的電位為+VDD，板極線的電位為0V，向鐵電體電容施加-VDD的電壓。在寫入數(shù)據(jù)“0”的情況下，例如通過使位線的電位為0V，板極線的電位為+VDD，向鐵電體電容施加+VDD的電壓。
在從存儲單元讀出所存儲的(寫入的)數(shù)據(jù)時，有多種向鐵電體電容施加電壓的方法?，F(xiàn)在從存儲單元的數(shù)據(jù)讀出一般采用的是例如通過使位線為0V后成為高阻(空浮)狀態(tài)，使板極線的電位為+VDD，從板極線側(cè)至位線側(cè)的方向向鐵電體電容施加電壓。
這樣，從存儲單元讀出的數(shù)據(jù)，作為某種程度的電位出現(xiàn)在位線上，通過讀出放大器等放大輸出。參照圖18說明對應(yīng)于讀出的數(shù)據(jù)而出現(xiàn)在位線上的電位。在圖18中，橫軸是施加于鐵電體電容的電壓，縱軸是極化電荷量。
如果使位線為高阻狀態(tài)，并使板極線的電位為+VDD，則鐵電體電容被施加了板極線的電位和位線的電位的電位差。由此，各數(shù)據(jù)點(diǎn)如圖18的箭頭所示，在遲滯回線上向著施加電壓增加的方向(在圖18中是向右)移動，在與最終施加到鐵電體電容的電壓值對應(yīng)的位置停止。該停止位置處的極化電荷量和施加電壓前的極化電荷量的差，是讀出動作時從鐵電體電容(存儲單元)供給(流入)的電荷量。
進(jìn)行讀出動作時出現(xiàn)于位線上的電位，是將從鐵電體電容供給的電荷按照位線的電容和鐵電體電容的電容的比例進(jìn)行分割的結(jié)果而得到的。通過圖18可知，數(shù)據(jù)為“1”時，從鐵電體電容供給的電荷量多，位線的電位變化大。
另外，在圖18中，遲滯回線上的點(diǎn)P5、P6是分別讀出數(shù)據(jù)“1”、“0”時的動作點(diǎn)，與點(diǎn)P5、P6對應(yīng)的電壓值的差成為數(shù)據(jù)“1”和數(shù)據(jù)“0”的數(shù)據(jù)邊緣(讀出邊緣)DMC。點(diǎn)P5是以點(diǎn)P1處的極化電荷量且施加于板極線的電壓+VDD對應(yīng)的點(diǎn)P7為基準(zhǔn)點(diǎn)、以位線的電容為負(fù)載電容的線(負(fù)載曲線)LC1和遲滯回線的交點(diǎn)。同樣，點(diǎn)P6是以點(diǎn)P3處的極化電荷量且施加于板極線的電壓+VDD對應(yīng)的點(diǎn)P8為基準(zhǔn)點(diǎn)，以位線的電容為負(fù)載電容的線LC2和遲滯回線的交點(diǎn)。
在如上所述的現(xiàn)有的鐵電體存儲器中，進(jìn)行數(shù)據(jù)讀出動作時施加于鐵電體電容的電壓和出現(xiàn)于位線的電位等，根據(jù)位線的電容和鐵電體電容的電容的比例以及從鐵電體電容供給的電荷量決定。
因此，在鐵電體存儲器的存儲單元結(jié)構(gòu)等，有可能出現(xiàn)這樣的問題相對自由度低、根據(jù)設(shè)計規(guī)格所決定的字線的數(shù)目，即連接到一個位線上的存儲單元的個數(shù)，位線的電容和鐵電體電容的電容不成適當(dāng)?shù)谋壤?。其結(jié)果，在進(jìn)行數(shù)據(jù)讀出時形成不能向鐵電體電容施加足夠的電壓的狀態(tài)，由于來自鐵電體電容的電荷供給不充分，所以導(dǎo)致位線的電位變化小，發(fā)生讀出數(shù)據(jù)的誤讀出等。
另外，隨著重寫次數(shù)的增加鐵電體存儲器的分極電荷量減少(劣化)，數(shù)據(jù)邊緣減小。因此，以往技術(shù)的鐵電體電容如果位線的電容和鐵電體電容的容量比例不合適，則數(shù)據(jù)邊緣變小，具有設(shè)備壽命變短的傾向。
特開2002-74939號公報公開了為了通過抑制如上所述的誤讀出等來正確地進(jìn)行讀出，在進(jìn)行讀出時，通過控制驅(qū)動放大器內(nèi)的電路來改善出現(xiàn)在位線上的電位的技術(shù)。
另外，根據(jù)上面的圖17、18所示的鐵電體電容的遲滯回線可知，從鐵電體電容供給的電荷量依賴于施加于鐵電體電容的電壓。因此，在從存儲單元進(jìn)行數(shù)據(jù)的讀出時優(yōu)選向鐵電體電容施加盡可能大的電壓。
例如，通過將位線連接到地使位線的電位持續(xù)保持為接地電平(0V)，使字線的電位為+VDD，可以從鐵電體電容完全引出電荷(使供給)?？墒?，由于從鐵電體電容供給的全部電荷都流入地，導(dǎo)致不能輸出存儲于鐵電體電容的數(shù)據(jù)(信息)。
因此，為了向鐵電體電容施加大的電壓，必須使位線的容量變大?？墒?，如果為了增加位線的容量例如將無效電容附加到位線上，雖然能夠在進(jìn)行讀出時向鐵電體電容施加足夠大的電壓，使得從鐵電體電容供給的電荷量增多，但由于位線的容量也變大，所以幾乎得不到位線電位的提升(改善數(shù)據(jù)邊緣)效果。
而且，如果將無效電容附加到位線上，則在通過讀出放大器進(jìn)行位線的電位的放大時和通過寫入放大器向存儲單元進(jìn)行數(shù)據(jù)寫入時，對無效電容的容量也必須進(jìn)行充放電，從而導(dǎo)致增加消耗電力。
專利文獻(xiàn)1特開2002-74939號公報發(fā)明內(nèi)容本發(fā)明就是鑒于上述情況而提出的，本發(fā)明的目的是提供一種半導(dǎo)體存儲裝置，在數(shù)據(jù)的讀出動作中，改善與鐵電體電容存儲的數(shù)據(jù)對應(yīng)的位線的電位變化量，在位線間形成的大電位差。
本發(fā)明的半導(dǎo)體存儲裝置具有由多個字線和板極線組成的組；多個位線；設(shè)置于所述字線和板極線的組與所述位線的交叉部上，并具有鐵電體電容的存儲單元；和箝位電路，把所述位線連接在通過所述箝位電路供給有基準(zhǔn)電位的節(jié)點(diǎn)上。
根據(jù)如上所述構(gòu)成的本發(fā)明，在讀出數(shù)據(jù)時，從鐵電體電容供給給位線的電荷通過箝位電路被抽出，使得位線的電容模擬地增大。由此，與以往相比，通過向鐵電體電容施加高電壓，可以從鐵電體電容高效地供給電荷，改善與數(shù)據(jù)對應(yīng)的位線的電位變化。


圖1是表示本發(fā)明實(shí)施方式1的應(yīng)用于半導(dǎo)體存儲裝置的鐵電體存儲器的一個構(gòu)成例的方框圖。
圖2是表示實(shí)施方式1的鐵電體存儲器的列部的一例的電路圖。
圖3是表示在實(shí)施方式1的鐵電體存儲器進(jìn)行數(shù)據(jù)讀出動作時的時序圖。
圖4是表示在現(xiàn)有的鐵電體存儲器進(jìn)行數(shù)據(jù)讀出動作時的時序圖。
圖5A、圖5B是分別表示實(shí)施方式1的鐵電體存儲器和現(xiàn)有的鐵電體存儲器中的位線的電位變化的圖。
圖6是表示實(shí)施方式1的鐵電體存儲器的數(shù)據(jù)讀出動作中的鐵電體電容的極化電荷量的變化的圖。
圖7是表示實(shí)施方式1的鐵電體存儲器的列部的其他例的電路圖。
圖8是表示圖7所示的在鐵電體存儲器中進(jìn)行的數(shù)據(jù)讀出動作的時序圖。
圖9是表示本發(fā)明實(shí)施方式2的鐵電體存儲器的列部的一例的電路圖。
圖10是表示實(shí)施方式2的箝位電路的其他例的電路圖。
圖11是表示箝位控制信號生成電路的一例的電路圖。
圖12是表示具有圖11所示的箝位控制信號生成電路的鐵電體存儲器的數(shù)據(jù)讀出動作的時序圖。
圖13是表示箝位控制信號生成電路的其他例的電路圖。
圖14是表示具有圖13所示的箝位控制信號生成電路的鐵電體存儲器的數(shù)據(jù)讀出動作的時序圖。
圖15A是表示箝位控制信號生成電路的其他例的電路圖。
圖15B、圖15C是表示通過圖15A所示的箝位控制信號生成電路生成的箝位信號的圖。
圖16是表示本發(fā)明實(shí)施方式3的鐵電體存儲器的列部的一例的電路圖。
圖17是表示鐵電體電容的遲滯特性的圖。
圖18是表示在現(xiàn)有的鐵電體存儲器中進(jìn)行數(shù)據(jù)讀出動作時的鐵電體電容的極化電荷量的變化的圖。
具體實(shí)施例方式
下面，根據(jù)

本發(fā)明的一個實(shí)施方式。
圖1是表示本發(fā)明實(shí)施方式1的應(yīng)用于半導(dǎo)體存儲裝置的鐵電體存儲器的一個構(gòu)成例的方框圖。實(shí)施方式1的鐵電體存儲器，具有外圍電路10和多個存儲塊11，外圍電路10包括解碼所輸入的地址信號的地址解碼器、用于通過數(shù)據(jù)總線進(jìn)行數(shù)據(jù)的輸入和輸出的輸入輸出緩存器、和各控制電路。
各存儲塊11，由多個(例如兩個)庫12-A、12-B、根據(jù)地址信號的解碼結(jié)果等選擇性地激活字線WL的字線驅(qū)動電路14，和包括隨附于存儲塊11的控制電路等的外圍電路17構(gòu)成。庫12-A、12-B、分別具有根據(jù)地址信號的解碼結(jié)果等選擇性地激活板極線PL-A、板極線PL-B的板極線驅(qū)動電路15-A、15-B和多個列部(下面也稱為“列單位”。)13。雖然在圖1中未圖示，但列部13具有設(shè)置于與字線WL和板極線PL正交的方向的兩個位線。16-A、16-B由各列部13分別具有的讀出放大器(S/A)等構(gòu)成的讀出放大器的列。
這里，每一個存儲塊11都設(shè)置有字線WL，并且字線WL被存儲塊11內(nèi)的所有庫12-A、12-B共有，每個庫12-A、12-B都設(shè)有板極線PL-A、板極線PL-B。而且，在圖1中，為了說明的方便，僅分別圖示有一個字線WL和板極線PL-A、板極線PL-B，但實(shí)際上字線WL和板極線PL分別在存儲塊11內(nèi)和庫12內(nèi)設(shè)置有多個。
圖2是表示列部13的一例的電路圖，以一個存儲單元(數(shù)據(jù)存儲的最小單位)由兩個晶體管和兩個鐵電體電容構(gòu)成的2晶體管/2電容(2T/2C)型存儲單元為例進(jìn)行說明。
在圖2中，BLi、/BLi是位線(位線BLi、/BLi是互補(bǔ)數(shù)據(jù)的關(guān)系)字線WLj是字線，板極線PLj是板極線，PRC是預(yù)先充電信號線，CL是列信號線，DBi、/DBi是連接于數(shù)據(jù)總線的數(shù)據(jù)信號線。PSA、NSA連接于讀出放大器22，是用于向具有讀出放大器22的P溝道MOS晶體管(上拉晶體管)、N溝道MOS晶體管(下拉晶體管)供給驅(qū)動電壓的控制信號線。并且，關(guān)于字線WLj、板極線PLj，j是添加字，是j＝1～x的任意的自然數(shù)。
列部13具有用于放大多個存儲單元21和位線BLi、/BLi間的電位的讀出放大器22。存儲單元21和讀出放大器22分別連接于2條位線BLi、/BLi。由于各存儲單元21具有相同的結(jié)構(gòu)，所以下面參照連接于字線WL1、板極線PL1的存儲單元21說明結(jié)構(gòu)。
存儲單元21由兩個單元晶體管，即N溝道MOS晶體管MN1、MN2，和兩個鐵電體電容C1、C2構(gòu)成。晶體管MN1的源極連接于位線BLi，柵極連接于字線WL1。鐵電體電容C1的一側(cè)電極連接于晶體管MN1的漏極、另一側(cè)的電極連接于板極線PL1。同樣，晶體管MN2的源極連接于位線/BLi，柵極連接于字線WL1。鐵電體電容C2的一側(cè)電極連接于晶體管MN2的漏極、另一側(cè)的電極連接于板極線PL1。存儲單元21通過晶體管MN1和鐵電體電容C1的組，以及晶體管MN2和鐵電體電容C2的組的組合，以互補(bǔ)數(shù)據(jù)的關(guān)系存儲一個數(shù)據(jù)。
MN3、MN4是作為所謂的列門的N溝道MOS晶體管。晶體管MN3、MN4的漏極分別連接于位線BLi、/BLi。源極分別連接于數(shù)據(jù)信號線DBi、/DBi。晶體管MN3、MN4的柵極連接于列信號線CL。
MN5、MN6是N溝道MOS晶體管。晶體管MN5、MN6的漏極分別連接于位線BLi、/BLi。晶體管MN5、MN6的源極連接于供給基準(zhǔn)電位VSS(例如，地(GND))的節(jié)點(diǎn)，晶體管MN5、MN6的柵極連接于預(yù)充電信號線PRC。并且，在下面的說明中，為了便于說明，將“連接于被提供了基準(zhǔn)電位VSS的節(jié)點(diǎn)”表述為“連接到基準(zhǔn)電位VSS”。
R1、R2是具有相同阻值的電阻，電阻R1、R2的一端分別連接于位線BLi、/BLi，另一端連接到基準(zhǔn)電位VSS。電阻R1、R2，分別構(gòu)成起到從位線BLi、/BLi引入電荷(電流)，使位線BLi、/BLi的電位接近基準(zhǔn)電位VSS的作用的箝位電路。即電阻R1、R2，用于在從存儲單元21讀出數(shù)據(jù)時，抑制伴隨位線BLi、/BLi的電位的上升施加到鐵電體電容C1、C2的電壓。
這里，電阻R1、R2優(yōu)選取較大的值，以使不過度引入從存儲單元21內(nèi)的鐵電體C1、C2供給的電荷，尤其優(yōu)選具有數(shù)千歐(例如1KΩ)左右的電阻值。另外，雖然可以在任意的位置與位線BLi、/BLi連接，但優(yōu)選在位線BLi、/BLi上的電阻R1、R2與讀出放大器22之間的距離(配線長度)長。
下面對動作進(jìn)行說明。
第一實(shí)施方式的鐵電體存儲器的數(shù)據(jù)寫入動作與現(xiàn)有的鐵電體存儲器大體相同，因而省略其說明，僅對數(shù)據(jù)的讀出動作進(jìn)行說明。
圖3是表示在實(shí)施方式1的鐵電體存儲器進(jìn)行數(shù)據(jù)讀出動作時的時序圖。并且，圖3以從連接于字線WL1、板極線PL1的存儲單元21讀出數(shù)據(jù)時的動作為例，并假設(shè)該存儲單元21存儲數(shù)據(jù)“1”(鐵電體電容C1、C2分別存儲數(shù)據(jù)“1”、“0”)。另外，在下面的說明中，設(shè)基準(zhǔn)電位VSS為接地電平(GND0V)。
首先，對應(yīng)未圖示的選片信號被激活，預(yù)充電信號線PRC的電位(預(yù)充電信號)被激活為高電平(電壓+VDD、下面記為“H”)。由此，晶體管MN5、MN6成為導(dǎo)通狀態(tài)(導(dǎo)通(ON)狀態(tài))，進(jìn)行位線BLi、/BLi的預(yù)充電，位線BLi、/BLi的電位成為接地電平。
下面，預(yù)充電信號線PRC的電位(預(yù)充電信號)不會被激活為低電平(接地電平、下面記為“L”)。由此，晶體管MN5、MN6成為絕緣狀態(tài)(導(dǎo)通(OFF)狀態(tài))。在該狀態(tài)下，在使字線WL1的電位為“H”、存儲單元21內(nèi)的晶體管MN1、MN2為導(dǎo)通狀態(tài)之后，使板極線PL1的電位為“H”。而且，字線WL1、板極線PL1以外的字線WLj、板極線PLj(在圖3中，例示為字線WLx、板極線PLx。)的電位為“L”。
由此，存儲單元21內(nèi)的鐵電體電容C1、C2，被施加從板極線PL1向著位線BLi、/BLi側(cè)方向的電壓，從存儲單元21讀出被存儲的數(shù)據(jù)。即與數(shù)據(jù)(極化狀態(tài))相應(yīng)的量的電荷從鐵電體電容C1、C2分別供給給位線BLi、/BLi。位線BLi、/BLi被充電(charge-up)電位上升(期間TP)。
這里，如上所述分別連接到位線BLi、/BLi的鐵電體電容C1、C2分別存儲數(shù)據(jù)“1”、“0”(為對應(yīng)的極化狀態(tài))。由此，從鐵電體電容C1供給給位線BLi的電荷量比從鐵電體電容C2供給給位線/BLi的電荷量多，位線BLi的電位與位線/BLi相比大幅上升。
另外，由于此時從鐵電體電容C1、C2供給給位線BLi、/BLi的電荷的一部分經(jīng)由電阻R1、R2流入接地，位線BLi、/BLi的電容模擬增大。由此，在第一實(shí)施方式的鐵電體存儲器中，伴隨著位線BLi、/BLi的電位上升施加于鐵電體電容C1、C2的電壓的降低被抑制，與現(xiàn)有的鐵電體存儲器相比，向鐵電體電容C1、C2施加更高的電壓，向位線BLi、/BLi供給的電荷量變多。
其后，讀出放大器信號SAE被激活為“H”相應(yīng)，控制信號線PSA、NSA的電位(控制信號PSA、NSA)分別成為“L”、“H”，讀出放大器22被激活。位線BLi、/BLi間的微小電位差被激活的讀出放大器22放大，位線BLi、/BLi的電位分別成為“H”、“L”。
而且，由于列信號線CL的電位(列信號)被激活為“H”，晶體管MN3、MN4成為導(dǎo)通狀態(tài)，通過讀出放大器22放大得到的位線BLi、/BLi的電位分別傳送到信號線DBi、/DBi并輸出。其后，列信號線CL的電位成為“L”，晶體管MN3、MN4成為絕緣狀態(tài)。
列信號線CL的成為“L”之后，進(jìn)行被稱為還原動作的動作。這里，由于鐵電體存儲器的數(shù)據(jù)讀出動作是破壞讀出，存儲于存儲單元(鐵電體電容)的數(shù)據(jù)隨著被讀出而消失，所以還原動作是讀出后寫回的動作。例如，數(shù)據(jù)讀出時其極化狀態(tài)被反轉(zhuǎn)的數(shù)據(jù)“1”的回寫，通過使位線BLi、/BLi的電位保持為數(shù)據(jù)輸出時的電位，使板極線PL1的電位為“L”來進(jìn)行。
還原動作一結(jié)束，與讀出放大器SAE成為“L”相應(yīng)分別使控制信號線PSA、NSA的電位分別成為“H”“L”，讀出放大器22成為不激活狀態(tài)。進(jìn)而，通過使預(yù)充電信號線PRC為“H”，使位線BLi、/BLi的電位為接地電平，使字線WL1的電位為“L”，即所有的字線WLj的電位為“L”來結(jié)束讀出動作。
對上述圖3所示的第一實(shí)施方式的鐵電體存儲器中的數(shù)據(jù)讀出動作和現(xiàn)有的鐵電體存儲器的數(shù)據(jù)讀出動作進(jìn)行比較。圖4是表示在現(xiàn)有的鐵電體存儲器進(jìn)行數(shù)據(jù)讀出動作時的時序圖，與圖3所示的第一實(shí)施方式的鐵電體存儲器中的數(shù)據(jù)讀出動作在位線BL、/BL的電位變化方面不同。更具體地講，圖3和圖4所示的時序圖，在使板極線PL1成為“H”之后，到讀出放大器信號SAE成為“H”讀出放大器22被激活為止的期間Tp(參照圖3)、Tc(參照圖4)的位線BL、/BL的電位變化不同。
圖5A、圖5B是詳細(xì)表示所述圖4和圖3所示的Tp、Tc的位線BL、/BL的電位變化的圖。
在如圖5A所示現(xiàn)有的鐵電體存儲器中的數(shù)據(jù)讀出動作中，伴隨著位線BL、/BL的電位上升，施加到鐵電體電容C1、C2的電壓降低，基于來自鐵電體電容C1、C2的電荷的位線BL、/BL的電位，成為電位ΔHc、ΔLc。由此數(shù)據(jù)“1”和數(shù)據(jù)“0”的數(shù)據(jù)邊緣為電位差ΔVc。
一方面，在如圖5B所示第一實(shí)施方式的鐵電體存儲器中的數(shù)據(jù)讀出動作中，通過位線BL、/BL的電荷經(jīng)由電阻R1、R2流入地，位線BL、/BL的電容模擬地增大，與現(xiàn)有技術(shù)相比，施加到鐵電體電容C1、C2的電壓的降低被抑制。即通過由電阻R1、R2構(gòu)成的箝位電路箝位位線BL、/BL，使施加到鐵電體電容C1、C2的電壓變高，提高從鐵電體電容C1、C2向位線BL、/BL供給電荷的效率。
由此，在第一實(shí)施方式的鐵電體存儲器中，基于從鐵電體電容C1供給的電荷的位線BL、/BL的電位變得比ΔHc高，基于從鐵電體電容C2供給的電荷的位線BL、/BL的電位變得比ΔLc低。從而數(shù)據(jù)“1”和數(shù)據(jù)“0”的數(shù)據(jù)邊緣，成為電位差ΔVp變得比以往的電位差ΔVc大。
圖6是表示圖3所示的實(shí)施方式1的鐵電體存儲器的數(shù)據(jù)讀出動作中的鐵電體電容C1、C2的極化電荷量的變化的圖。圖6中，橫軸是施加于鐵電體電容的電壓，縱軸是極化電荷量。
而且，在圖6中，為了進(jìn)行比較，對以往的鐵電體存儲器的數(shù)據(jù)讀出動作中的鐵電體電容的極化電荷量的變化也使用與圖1和圖2中使用的符號相同的符號進(jìn)行表示。
在數(shù)據(jù)讀出動作中，如果使字線WL1的電位為“H”的同時使板極線PL1的電位為“H”(+VDD)，則板極線PL1的電位和位線BL、/BL的電位的電位差分別施加于鐵電體電容C1、C2。由此，如圖6的箭頭所示，各數(shù)據(jù)點(diǎn)在遲滯回線上向著施加電壓值增加的方向移動，從鐵電體電容C1、C2根據(jù)施加電壓供給電荷。
這里，第一實(shí)施方式的鐵電體存儲器中，位線BL、/BL的電荷經(jīng)由接地的電阻R1、R2被引出，使位線BL、/BL的電容模擬地增大。把位線BL的模擬電容作為負(fù)載電容的線LP1、LP2其斜率的絕對值分別比線LC1、LC2的值大。從而線LP1(基準(zhǔn)點(diǎn)是P7)和遲滯回線的交點(diǎn)，即讀出數(shù)據(jù)“1”時的動作點(diǎn)P9，線LP2(基準(zhǔn)點(diǎn)是P8)和遲滯回線的交點(diǎn)，即讀出數(shù)據(jù)“0”時的動作點(diǎn)P10，與以往的動作點(diǎn)P5、P6相比，向施加電壓增大的那一側(cè)變化。
即，成為從存儲有數(shù)據(jù)“1”的鐵電體電容C1引出更多的電荷。一方面，由圖6可知，存儲有數(shù)據(jù)“0”的鐵電體電容C2已經(jīng)被施加了足夠的電壓，通過從位線/BL引出電荷而從鐵電體電容C2抽出的電荷量，比鐵電體電容C1少?？墒腔趧幼鼽c(diǎn)P9、P10表示的變化的位線BL、/BL的電位變化，如圖5B所示表現(xiàn)出與數(shù)據(jù)“1”對應(yīng)的位線BL的電位增加，與數(shù)據(jù)“0”對應(yīng)的位線/BL的電位減少的傾向，所以數(shù)據(jù)“1”和數(shù)據(jù)“0”的數(shù)據(jù)邊緣DMP比以往的數(shù)據(jù)邊緣DMC大。
另外，上述說明以由2晶體管/2電容(2T/2C)型存儲單元構(gòu)成的具有列部13的鐵電體電容為例進(jìn)行了說明。本發(fā)明也可以適用于如圖7所示的由1晶體管/1電容(1T/1C)型存儲單元構(gòu)成的具有列部的鐵電體電容。1T/1C型存儲單元由1個晶體管和1個鐵電體電容構(gòu)成一個存儲單元。
圖7是表示實(shí)施方式1的鐵電體存儲器的列部13的其他例的電路圖。
在圖7中，BLA、BLB是第一和第二位線，字線WLjA、字線WLjB是第一和第二字線，板極線PLj是板極線(j是添加字，j＝1～x的任意的自然數(shù))，RWLA、RWLB是第一和第二參考字線，RPL是參考板極線，DBA、DBB是第一和第二信號線。PRC、CL、PSA、NSA對應(yīng)于所述圖2所示的預(yù)充電信號線、列信號線、控制信號線。
圖7所示的列部13，具有多個存儲單元71、71`，用于輸出參考電位的參考第一72、72`，和放大位線BLA、BLB間的電位差的讀出放大器73。存儲單元71(71`)連接于位線BLA(BLB)、字線WLjA(字線WLjB)和板極線PLj，參考單元72(72`)連接于位線BLA(BLB)、參考字線RWLA(RWLB)和參考板極線RPL。
對存儲單元71、71`的構(gòu)成進(jìn)行說明。下面，參照連接于第一字線WL1A、板極線PL1的存儲單元71，連接于第二字線WL1B、板極線PL1的存儲單元71`對構(gòu)成進(jìn)行說明，但其他存儲單元71、71`也分別具有相同的構(gòu)成。
存儲單元71由作為單元傳送的N溝道MOS晶體管MN71和鐵電體電容C71構(gòu)成。晶體管MN71的源極連接于第一位線BLA，柵極連接于第一字線WL1A。鐵電體電容C71的一側(cè)的電極連接于晶體管MN71的漏極，另一側(cè)的電極連接于板極線PL1，存儲單元71`由N溝道MOS晶體管MN72和鐵電體電容C72構(gòu)成，其與存儲單元71的區(qū)別僅在于連接于第二位線BLB和第二字線WL1B這兩點(diǎn)上。
下面，對參考單元72、72`的構(gòu)成進(jìn)行說明。
參考單元72、72`由作為單元傳送的一個N溝道MOS晶體管MN73、MN74和鐵電體電容C73、C74分別構(gòu)成。晶體管MN73的源極連接于第一位線BLA，柵極連接于第一參考字線RWLA。鐵電體電容C73的一側(cè)的電極連接于晶體管MN73的漏極，另一側(cè)的電極連接于參考板極線RPL。存儲單元72`與存儲單元71的區(qū)別僅在于連接于第二位線BLB和第二參考字線RWLB這兩點(diǎn)上。
N溝道MOS晶體管MN75、MN76、MN77、MN78以及電阻R71、R72，與圖2所示的晶體管MN3、MN4、MN5、MN6以及電阻R1、R2分別對應(yīng)，故省略其說明。
圖8是表示圖7所示的在鐵電體存儲器中進(jìn)行數(shù)據(jù)讀出動作的時序圖。圖7所示的1T/1C型存儲單元構(gòu)成的鐵電體存儲器中的數(shù)據(jù)讀出動作，僅在下面說明的不同點(diǎn)(讀出動作時進(jìn)行驅(qū)動控制的字線(參考字線)和板極線(參考板極線)上不同，其他動作和原理與所述圖4表示的2T/2C型存儲單元構(gòu)成的鐵電體存儲器的動作相同，故省略其說明。
對由2T/2C型存儲單元構(gòu)成的鐵電體存儲器的數(shù)據(jù)讀出動作和1T/1C型存儲單元構(gòu)成的鐵電體存儲器的數(shù)據(jù)讀出動作的不同點(diǎn)進(jìn)行說明。在由所述圖4表示的2T/2C型存儲單元構(gòu)成的鐵電體存儲器的數(shù)據(jù)讀出動作中，對一組字線WLj和板極線PLj進(jìn)行驅(qū)動控制。在由所述圖7表示的1T/1C型存儲單元構(gòu)成的鐵電體存儲器的數(shù)據(jù)讀出動作中，如圖8所示對一組字線WLjA、字線WLjB和板極線PLj，參考字線RWLA、RWLB和參考板極線RPL進(jìn)行驅(qū)動控制。具體地講，在驅(qū)動控制一組字線WLjA和板極線PLj時，驅(qū)動控制參考字線RWLB和參考板極線RPL，在驅(qū)動控制一組字線WLjB和板極線PLj時，驅(qū)動控制參考字線RWLA和參考板極線RPL。
如上述詳細(xì)的說明那樣，根據(jù)第一實(shí)施方式鐵電體存儲器中通過將由一端連接到基準(zhǔn)電位VSS的電阻R1、R2構(gòu)成的箝位電路連接于位線BLi、/BLi(BLA、BLB)，在數(shù)據(jù)的讀出動作中，從鐵電體電容C1、C2供給給位線BLi、BLi(BLA、BLB)的電荷的一部分經(jīng)由電阻R1、R2流入到被供給了基準(zhǔn)電位的節(jié)點(diǎn)。從而，位線的電容模擬增大，能夠從鐵電體電容C1、C2高效地抽出電荷生成位線的電位，與以往相比，與數(shù)據(jù)“1”對應(yīng)的位線的電位增高，與數(shù)據(jù)“0”對應(yīng)的位線的電位降低，因此能夠形成位線間的大的電位差。由此，與以往相比，數(shù)據(jù)邊緣變大，能夠抑制數(shù)據(jù)的誤讀出等的發(fā)生，并且延長設(shè)備的壽命。
另外，根據(jù)第一實(shí)施方式，由于在進(jìn)行數(shù)據(jù)的讀出動作時，位線的電容和鐵電體電容的電容的比例對出現(xiàn)于位線BLi、/BLi(BLA、BLB)的電位的影響變小，所以能夠任意選擇可以連接于一個位線的存儲單元數(shù)、字線的數(shù)目，鐵電體存儲器的塊構(gòu)成(存儲單元構(gòu)成等)的自由度提高。
而且，與數(shù)據(jù)“0”對應(yīng)的位線，通過箝位電路不斷向基準(zhǔn)電位VSS側(cè)放電，所以可以抑制讀出放大器22的讀出動作中發(fā)生的向基準(zhǔn)電位VSS側(cè)的電荷集中引起的對讀出放大器22的電源線的影響導(dǎo)致的電路動作的不穩(wěn)定性。
(第二實(shí)施方式)下面，對第二實(shí)施方式進(jìn)行說明。
所述第一實(shí)施方式的鐵電體存儲器構(gòu)成為其位線BLi、/BLi(BLA、BLB)和VSS基準(zhǔn)電位間經(jīng)由箝位電路通常是處于導(dǎo)通狀態(tài)，使得位線BLi、/BLi(BLA、BLB)的電位總是靠近基準(zhǔn)電位VSS。因此，例如即使在讀出動作時的讀出放大器激活時和進(jìn)行數(shù)據(jù)的寫入動作時等，也由于位線BLi、/BLi(BLA、BLB)的電位和基準(zhǔn)電位VSS不同，導(dǎo)致經(jīng)由箝位電路流過電流，浪費(fèi)電力。
因此，使用了下面說明的本發(fā)明的第二實(shí)施方式的半導(dǎo)體存儲裝置的鐵電體存儲器，可根據(jù)鐵電體存儲器的動作狀態(tài)控制箝位電路的動作，防止被提供不需要的電流，抑制損耗功率的增加。
采用了本發(fā)明的第二實(shí)施方式的鐵電體存儲器的狀態(tài)構(gòu)成，由于與所述圖1所示的第一實(shí)施方式的鐵電體存儲器相同，故而省略其說明。
圖9是表示本發(fā)明的實(shí)施方式2的鐵電體存儲器的列部13`的一例的電路圖。另外，在圖9中，對與圖2所示的電路構(gòu)成要素具有相同功能的電路構(gòu)成要素賦予同一符號，并省略其說明。
在圖9中，MN7、MN8是N溝道MOS晶體管，晶體管MN7、MN8的漏極分別連接于位線BLi、/BLi。另外，晶體管MN7、MN8的源極連接到基準(zhǔn)電位VSS(例如接地(GND))，柵極連接于箝位控制信號線CLAMP。
另外，晶體管MN7、MN8與其他的晶體管MN1～MN6的構(gòu)造不同，例如通過增加溝道的長度(柵極的長度)，或者減小溝道的寬度(柵極的寬度)，使其具有與所述圖2所示的電阻R1、R2的電阻值相當(dāng)?shù)膶?dǎo)通電阻。即晶體管MN7、MN8構(gòu)成具有可進(jìn)行導(dǎo)通·截止控制的切換功能的箝位電路。
另外，在所述的圖9中，雖然由一個晶體管MN7、MN8分別構(gòu)成具有切換功能的箝位電路，也可以例如由作為圖10所示的轉(zhuǎn)換電路的一個N溝道MOS晶體管MN9和作為箝位電路的一個電阻R3構(gòu)成具有切換功能的箝位電路。
晶體管MN9的漏極連接于位線BLi(/BLi)，柵極連接于箝位控制信號線CLAMP。電阻3與圖2所示的電阻R1(R2)對應(yīng)，一端連接于晶體管MN9的源極，另一端連接到基準(zhǔn)電位VSS。在如所述圖10所示構(gòu)成的情況下，晶體管MN9可以例如采用與其他的晶體管MN1～MN6相同構(gòu)造的晶體管。
下面，對圖9、圖10所示的具有切換功能的箝位電路的控制和第二實(shí)施方式的鐵電體存儲器的動作進(jìn)行說明。而且，在下面的說明中，對激活讀出放大器時停止箝位電路的動作的情況，寫入數(shù)據(jù)時停止箝位電路的動作的情況，和進(jìn)行激活讀出放大器和數(shù)據(jù)寫入動作時雙方停止箝位電路的動作的情況進(jìn)行說明。并且，為了方便說明，參照圖9對動作進(jìn)行說明。
<激活讀出放大器時停止箝位電路的動作的情況>
圖11是表示激活讀出放大器時的用于停止箝位電路的動作的箝位控制信號生成電路的一例的電路圖。
在圖11中，111～116將輸入的信號反轉(zhuǎn)輸出的反相器。反相器111、112、113串聯(lián)連接，讀出放大器信號SAE輸入到反相器111，計算結(jié)果作為控制信號PSA從反相器113輸出。同樣，反相器114、115串聯(lián)連接，讀出放大器信號SAE輸入到反相器114，計算結(jié)果作為控制信號NSA從反相器115輸出。反相器116輸入讀出放大器信號SAE，將計算結(jié)果作為箝位控制信號CLAMP輸出。
即，圖11表示的箝位控制信號生成電路輸出與讀出放大器信號SAE相同的控制信號PSA和箝位控制信號CLAMP，并輸出相對于讀出放大器信號SAE為反向的控制信號NSA。
圖12是表示具有圖11所示的箝位控制信號生成電路的鐵電體存儲器的數(shù)據(jù)讀出動作的時序圖，除去箝位電路的控制(箝位電路控制信號線CLAMP的電位箝位控制信號)，與所述圖3表示的第一實(shí)施方式的鐵電體存儲器中的讀出動作相同。
在圖12所示的數(shù)據(jù)的讀出動作中，在開始讀出動作之后，讀出放大器信號SAE被激活為“H”至讀出放大器22被激活，箝位控制信號CLAMP的電位是“H”。由此，具有箝位電路的晶體管MN7、MN8分別為導(dǎo)通狀態(tài)，箝位電路發(fā)揮作用使得位線BL、/BL的電位接近基準(zhǔn)電位VSS。
其后，讀出放大器信號SAE被激活為“H”，箝位控制信號CLAMP的電位變?yōu)椤癓”。箝位控制信號CLAMP的電位變?yōu)椤癓”，則晶體管MN7、MN8分別為斷開狀態(tài)，從而切斷通過箝位電路的位線BL、/BL的和基準(zhǔn)電位VSS之間的電流通路(箝位電路的動作停止)。
由此，在激活讀出放大器22時，可以防止經(jīng)由箝位電路供給不需要的電流，防止從讀出放大器22內(nèi)的P溝道MOS晶體管向著基準(zhǔn)電位VSS有電流流過(電荷泄漏)。另外，能夠使位線BL、/BL的電位達(dá)到電壓VDD，可以對鐵電體電容施加足夠的電壓。
<進(jìn)行數(shù)據(jù)寫入動作時停止箝位電路的動作的情況>
圖13是表示進(jìn)行數(shù)據(jù)寫入動作時(激活未圖示的寫入放大器時)用于停止箝位電路的動作的箝位控制信號生成電路的其他例的電路圖。
在圖13中，131、132是反相器。反相器131、132串聯(lián)連接，寫入使能信號WE輸入到反相器131，計算結(jié)果作為箝位控制信號CLAMP從反相器132輸出。即圖13所示的箝位控制信號生成電路輸出與寫入使能信號WE同相的箝位控制信號CLAMP。
圖14是表示具有圖13所示的箝位控制信號生成電路的鐵電體存儲器的數(shù)據(jù)讀出動作的時序圖。
根據(jù)來自外部的數(shù)據(jù)寫入要求，響應(yīng)于未圖示的片選信號被激活，寫入使能信號WE被激活為“L”。由此，箝位控制信號CLAMP的電位由“H”變?yōu)椤癓”，晶體管MN7、MN8為斷開狀態(tài)，從而切斷通過箝位電路位線BL、/BL的和基準(zhǔn)電位VSS之間的電流通路(箝位電路的動作停止)。
然后，預(yù)充電信號線PRC的電位被不激活為“L”，進(jìn)行數(shù)據(jù)的寫入。而且，關(guān)于數(shù)據(jù)寫入，由于與圖14所示的以往的鐵電體存儲器相同因而省略其說明。
其后，數(shù)據(jù)寫入結(jié)束，寫入使能信號WE由“L”不激活為“H”，那么箝位控制信號CLAMP的電位由“L”變?yōu)椤癏”。由此，晶體管MN7、MN8為導(dǎo)通狀態(tài)，從而通過箝位電路位線BL、/BL的和基準(zhǔn)電位VSS成為導(dǎo)通狀態(tài)。
這樣，在進(jìn)行數(shù)據(jù)的寫入動作時，可以防止經(jīng)由箝位電路供給不需要的電流，防止從具有未圖示的寫入放大器的P溝道MOS晶體管向著基準(zhǔn)電位VSS流過電流(電荷泄漏)。
<在讀出放大器激活時和進(jìn)行數(shù)據(jù)的寫入動作時，使箝位電路的動作停止的情況>
圖15A是表示讀出放大器激活時和進(jìn)行數(shù)據(jù)的寫入動作時的用于使箝位電路的動作停止的箝位控制信號生成電路的一例的電路圖。
在圖15A中，151～156、158是反相器，157是與非運(yùn)算電路(NAND)。與圖11所示的箝位控制信號生成電路相同，反相器151、152、153串聯(lián)連接，將與輸入的讀出放大器信號SAE反相的信號作為控制信號PSA輸出，反相器154、155串聯(lián)連接，將與輸入的讀出放大器信號SAE反相的信號作為控制信號NSA輸出。
在NAND電路157的一側(cè)的輸端，輸入被輸入了讀出放大器信號SAE的反相器156的輸出，另一側(cè)的輸入端，輸入有寫入使能信號WE。并且，在NAND電路157中的計算結(jié)果，即NAND電路157的輸出輸入到反相器158，計算結(jié)果作為箝位控制信號CLAMP從反相器158輸出。
由此，如圖15B所示激活讀出放大器時(讀出放大器信號SAE為“H”時)，反相器156的輸出成為“L”，使得NAND電路157的輸出成為“H”。由此，從反相器158輸出的箝位控制信號CLAMP成為“L”。
另外，如圖15C所示進(jìn)行數(shù)據(jù)寫入動作時(寫入使能信號WE為“L”時)，NAND電路157的一側(cè)的輸入為“L”，所以輸出成為“H”。從反相器158輸出的箝位控制信號CLAMP成為“L”。
這樣，在激活讀出放大器22和進(jìn)行數(shù)據(jù)的寫入動作時，可以防止經(jīng)由箝位電路供給不需要的電流。并且，在激活讀出放大器22時防止從讀出放大器22內(nèi)的未圖示的P溝道MOS晶體管向著基準(zhǔn)電位VSS流過電流。
而且，關(guān)于所述的第二實(shí)施方式，雖然對具有由2T/2C型存儲單元構(gòu)成的列部的鐵電體存儲器作為一例進(jìn)行了說明，但同樣可適用與第一實(shí)施方式相同的于具有由1T/1C型存儲單元構(gòu)成的列部的鐵電體存儲器。
另外，所述圖11、圖13和圖15A所示的箝位控制信號生成電路的構(gòu)成只是一個例子，也可以采用不同的邏輯電路構(gòu)成，只要能夠生成同樣的箝位控制信號。
如上所述根據(jù)第二實(shí)施方式，在所述的第一實(shí)施方式獲得的效果的基礎(chǔ)上，可以控制箝位電路的動作，通過在例如數(shù)據(jù)讀出動作中的讀出放大器激活時和進(jìn)行數(shù)據(jù)寫入動作時等，停止箝位電路的動作，切斷位線BLi、/BLi和基準(zhǔn)電位VSS之間的電路通路，來防止經(jīng)由箝位電路流過不需要的電流，抑制損耗功率的增加。另外，通過停止箝位電路的動作，可以抑制噪聲的發(fā)生等提高可靠性。
第三實(shí)施方式下面，對第三實(shí)施方式進(jìn)行說明。
在所述的第一和第二實(shí)施方式的鐵電體存儲器中，用于使位線的電位接近基準(zhǔn)電位VSS的箝位電路，由一個電阻或者一個晶體管構(gòu)成，但構(gòu)成箝位電路的電阻或者晶體管有時會產(chǎn)生源于處理過程的偏差的依存于配置位置的特性偏差。因此，采用了第三實(shí)施方式的半導(dǎo)體存儲裝置的鐵電體存儲器，通過由多個元件構(gòu)成所述的第一和第二實(shí)施方式的箝位電路，緩和特性偏差的影響。
由于應(yīng)用了本發(fā)明的第三實(shí)施方式的半導(dǎo)體存儲裝置的鐵電體存儲器的狀態(tài)構(gòu)成，與所述圖1所示的第一實(shí)施方式的鐵電體存儲器相同，所以省略其說明。
圖16是表示本發(fā)明的實(shí)施方式3的鐵電體存儲器的列部的一例的電路圖。并且，在該圖16中，對具有與圖2所示的電路構(gòu)成要素相同功能的電路構(gòu)成要素賦予相同符號，并省略重復(fù)的說明。
在圖16中，R4、R5、R6、R7是電阻，電阻R6配置于電阻R4的近旁位置(例如相鄰位置)，電阻R7配置于電阻R5的近旁位置(例如相鄰位置)。電阻R4的一端連接于位線BLi，另一端連接于電阻R7的一端。同樣，電阻R5的一端連接于位線/BLi，另一端連接于電阻R6的一端。另外，電阻R6、電阻R7的另一端連接到基準(zhǔn)電位VSS。這里，由電阻R4和電阻R6構(gòu)成的電阻值，和由電阻R5和電阻R7構(gòu)成的電阻值，相當(dāng)于圖2所示的電阻R1、R2的電阻值。
并且，雖然在上述的說明中，以利用電阻作為箝位元件的情況為例進(jìn)行了說明，但同樣適用于利用晶體管作為箝位元件的情況。另外，在上述的說明中，對利用了2個箝位元件的情況進(jìn)行了說明，實(shí)際上晶體管數(shù)可以是任意的。并且，同樣適用于具有由1T/1C型存儲單元(而不限于2T/2C型存儲單元)構(gòu)成的列部的鐵電體存儲器。
根據(jù)如上說明的第三實(shí)施方式，在近旁位置配置多個箝位元件，如圖16所示交叉連接多個箝位元件。由此，在上述的第一實(shí)施方式中得到的效果的基礎(chǔ)上，即使發(fā)生依存于位置的箝位元件的特性偏差的情況下，也能平均化箝位元件的特性緩和特性偏差的影響，能夠使經(jīng)由了位線BLi、/BLi和基準(zhǔn)電位VSS之間的電阻值不依賴于位線BLi、/BLi而幾乎相同。
而且，所述的第一和第二實(shí)施方式中，箝位電路由電阻、晶體管、或電阻和晶體管構(gòu)成，但也可以使用恒流源作為箝位電路，可以從列部的2條位線分別抽出等量的電荷，得到與所述的第一和第二實(shí)施方式相同的效果。另外，雖然在所述的第一～第三實(shí)施方式中，晶體管全部采用了N溝道MOS晶體管，但本發(fā)明并不僅限于此。
而且，所述實(shí)施方式中的任意一個都不過是實(shí)施本發(fā)明時的一個具體例子，不能因此限定解釋本發(fā)明的技術(shù)范圍。即本發(fā)明可以在不脫離其技術(shù)思想、或者其主要特征的范圍內(nèi)以多種形式實(shí)施。
如上所述，根據(jù)本發(fā)明，在將具有鐵電體電容的存儲單元設(shè)置于多個字線和與其相鄰的板極線的組和位線的交叉部的半導(dǎo)體存儲裝置中，在所述位線和被供給有基準(zhǔn)電位的節(jié)點(diǎn)之間分別連接箝位電路。由此，從鐵電體電容供給給位線的電荷通過箝位電路被抽出，使得位線的電容模擬地增大，可以從鐵電體電容向位線高效率地供給電荷。因此，在數(shù)據(jù)的讀出動作中，能夠得到大的位線間的電位差，與以往相比數(shù)據(jù)邊緣變大，在可以抑制數(shù)據(jù)的誤讀出等的同時，延長設(shè)備的壽命。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其特征在于，具有多個字線；分別與所述字線相鄰設(shè)置的板極線；沿著與所述字線和所述板極線正交的方向設(shè)置的多個位線；設(shè)置于由所述字線和板極線組成的組與所述位線的交叉部上，具有鐵電體電容的存儲單元；和分別連接于所述位線和被供給基準(zhǔn)電位的節(jié)點(diǎn)之間的箝位電路。
2.根據(jù)權(quán)利要求1所述半導(dǎo)體存儲裝置，其特征在于，所述存儲單元分別具有一個晶體管和一個鐵電體電容。
3.根據(jù)權(quán)利要求1所述半導(dǎo)體存儲裝置，其特征在于，所述存儲單元分別具有2個晶體管和2個鐵電體電容，并被設(shè)置于由所述字線和板極線組成的組與一對所述位線的交叉部上。
4.根據(jù)權(quán)利要求1所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路是一端連接于所述位線，另一端連接于被供給所述基準(zhǔn)電位的節(jié)點(diǎn)的電阻。
5.根據(jù)權(quán)利要求1所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路具有控制所述板極線和被供給了所述基準(zhǔn)電位的節(jié)點(diǎn)之間是否電連接的切換功能。
6.根據(jù)權(quán)利要求5所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路是漏極連接于所述位線，源極連接于被供給有所述基準(zhǔn)電位的節(jié)點(diǎn)，柵極連接于控制信號線，其導(dǎo)通電阻比構(gòu)成所述存儲單元的晶體管大的晶體管。
7.根據(jù)權(quán)利要求5所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路具有，漏極連接于所述位線，柵極連接于控制信號線的晶體管，和一端連接于該晶體管的源極、另一端連接于被供給有所述基準(zhǔn)電位的節(jié)點(diǎn)的電阻。
8.根據(jù)權(quán)利要求5所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路在用于放大所述位線間的電位差的讀出放大器被激活時，使所述位線和被供給有所述基準(zhǔn)電位的節(jié)點(diǎn)之間絕緣。
9.根據(jù)權(quán)利要求5所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路在進(jìn)行數(shù)據(jù)的寫入動作時，使所述板極線和被供給有所述基準(zhǔn)電位的節(jié)點(diǎn)之間絕緣。
10.根據(jù)權(quán)利要求5所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路在用于放大所述位線間的電位差的讀出放大器被激活時、以及在進(jìn)行數(shù)據(jù)的寫入動作時，使所述位線和被供給有所述基準(zhǔn)電位的節(jié)點(diǎn)之間絕緣。
11.根據(jù)權(quán)利要求1所述半導(dǎo)體存儲裝置，其特征在于，所述基準(zhǔn)電位是接地電平。
12.根據(jù)權(quán)利要求1所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路分別具有多個箝位元件，并且在與一對所述位線對應(yīng)的箝位電路之間交叉連接所述多個箝位元件。
13.根據(jù)權(quán)利要求1所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路分別具有2個箝位元件，通過分別連接于一對位線的第一箝位電路和第二箝位電路，連接所述第一箝位電路的第一箝位元件和所述第二箝位電路的第二箝位元件，連接所述第二箝位電路的第一箝位元件和所述第1箝位電路的第2箝位元件。
14.根據(jù)權(quán)利要求1所述半導(dǎo)體存儲裝置，其特征在于，所述箝位電路是恒流源電路。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲裝置。在將具有鐵電體電容的存儲單元設(shè)置于由多個字線和與其相鄰的板極線組成的組與位線的交叉部上的半導(dǎo)體存儲裝置中，通過在所述位線和被供給有基準(zhǔn)電位的節(jié)點(diǎn)之間分別連接箝位電路，使得從鐵電體電容供給位線的電荷被箝位電路抽出，以此來模擬增大位線的電容。從而，改善了在數(shù)據(jù)的讀出動作時與鐵電體電容存儲的數(shù)據(jù)對應(yīng)的位線的電位變化量，可得到位線間的大電位差。
文檔編號G11C11/22GK1695200SQ03824640
公開日2005年11月9日 申請日期2003年2月27日 優(yōu)先權(quán)日2003年2月27日
發(fā)明者鈴木英明 申請人:富士通株式會社