非易失性存儲器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法
【專利摘要】本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，尤其涉及一種非易失性存儲器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法，具體包括非易失性存儲器、處理器；處理器通過一類FIFO寫緩存器與非易失性存儲器連接，以緩解處理器對非易失性存儲器的寫延遲；本發(fā)明技術(shù)方案，用嵌入式DRAM構(gòu)成的類FIFO寫緩存器，每次成功將類FIFO寫緩存器內(nèi)的數(shù)據(jù)寫入到非易失性存儲器，類FIFO寫緩存器中的數(shù)據(jù)均做一次移位操作，即所有數(shù)據(jù)刷新了一次，從而無需額外的刷新電路，降低了芯片的面積，同時采用嵌入式DRAM結(jié)構(gòu)的存儲單元能夠進一步降低緩沖器的尺寸，從而降低了芯片成本，提高系統(tǒng)性能。
【專利說明】非易失性存儲器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，尤其涉及一種非易失性存儲器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法。

【背景技術(shù)】
[0002]隨著便攜式電子設(shè)備的不斷普及，人們對于高密度、高速度、低功耗以及低成本的非揮發(fā)存儲器的需求也在與日俱增。目前，F(xiàn)lash仍是非揮發(fā)存儲技術(shù)的主流，占據(jù)了非揮發(fā)存儲器市場約90 %的份額，但隨著半導(dǎo)體工藝技術(shù)代的不斷推進，F(xiàn)lash遇到了越來越多的瓶頸問題，比如浮柵厚度不能隨著器件尺寸的縮小而無限制地減薄。此外，F(xiàn)lash的其它技術(shù)缺點也限制了其應(yīng)用，如操作電壓高、寫入速度慢等，這就迫使人們尋找性能更為優(yōu)越的下一代非揮發(fā)存儲技術(shù)。隨著新型存儲技術(shù)的不斷發(fā)展以及其優(yōu)越的讀寫特性，非易失性存儲器在嵌入式領(lǐng)域已逐漸用來替代片上的高速緩存，例如片上二級高速緩存、三級高速緩存。如附圖1所示，非易失性存儲器作為片上高速緩存器可被處理器核直接讀寫，其中寫緩沖器的存在是為了緩解非易失性存儲器寫延遲比較大的問題，例如STTRAM(第二代MRAM技術(shù))的寫延遲要比讀延遲大5倍，PCM的寫延遲也要比讀延遲大2至6倍。
[0003]傳統(tǒng)的寫緩沖器一般由片上SRAM或寄存器(Register)結(jié)構(gòu)的FIFO存儲器來實現(xiàn)，通過控制頭指針的移動來表針當(dāng)前即將移出FIFO的有效數(shù)據(jù)的地址信息，并通過控制尾指針來表征下一次可寫入FIFO的地址信息，如圖2所示。初始狀態(tài)下，頭指針與尾指針相等，說明此時FIFO為空，系統(tǒng)可以向FIFO中緩存數(shù)據(jù)。在某一時刻，數(shù)據(jù)0至數(shù)據(jù)5被依次寫入FIFO中，頭指針指向數(shù)據(jù)0說明數(shù)據(jù)0即將從FIFO中讀出并寫入到非易失性存儲器中，隨后頭指針指向數(shù)據(jù)1，以此類推，數(shù)據(jù)1至數(shù)據(jù)5將被依次讀出并寫入到非易失性存儲器中。尾指針指向數(shù)據(jù)5，說明下一次向FIFO中緩存的數(shù)據(jù)將會被寫到尾指針?biāo)赶虻刂芳?的地址上(即地址A)。可見，通過頭指針和尾指針這兩個指針就能不斷將數(shù)據(jù)緩存到FIFO和將數(shù)據(jù)從FIFO中寫入到非易失性存儲器中。
[0004]雖然這種寫緩沖器能夠提升系統(tǒng)性能，但是由于片上SRAM或者寄存器結(jié)構(gòu)單元面積大，功耗也高，成本也較高，這是本領(lǐng)域技術(shù)人員所不期望看到的。


【發(fā)明內(nèi)容】

[0005]針對上述存在的問題，本發(fā)明公開一種非易失性存儲器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法，以解決現(xiàn)有技術(shù)中片上SRAM或者寄存器結(jié)構(gòu)單元面積大，功耗較大，成本較高的缺陷。
[0006]本發(fā)明為解決上述問題所采用的技術(shù)方案為:
[0007]一種非易失性存儲器的寫緩存器系統(tǒng)，其中，所述系統(tǒng)包括:
[0008]非易失性存儲器；
[0009]處理器，通過一類FIFO寫緩存器與所述非易失性存儲器連接，以緩解所述處理器對所述非易失性存儲器的寫延遲；
[0010]其中，所述類寫緩存器由嵌入式0狀1構(gòu)成。
[0011]較佳的，上述的系統(tǒng)，其中，所述類？1？0寫緩存器的數(shù)據(jù)寬度小于或等于所述非易失性存儲器的數(shù)據(jù)1/0端口的數(shù)據(jù)寬度。
[0012]較佳的，上述的系統(tǒng)，其中，所述處理器對所述非易失性存儲器的寫延遲的時間小于或等于所述類寫緩存器對數(shù)據(jù)的存儲時間。
[0013]一種非易失性存儲器的寫緩存器系統(tǒng)進行數(shù)據(jù)讀寫的方法，其中，所述方法包括:
[0014]當(dāng)所述處理器對所述非易失性存儲器進行寫操作時，所述處理器將待寫入數(shù)據(jù)緩存至所述類寫緩存器后，繼續(xù)將所述待寫入數(shù)據(jù)從所述類寫緩存器緩存至所述非易失性存儲器中。
[0015]較佳的，上述的方法，其中，還包括:
[0016]當(dāng)所述處理器對所述非易失性存儲器進行讀操作時，所述處理器將待讀取數(shù)據(jù)的讀操作指令分別發(fā)送至所述類寫緩存器和所述非易失性存儲器中，若所述待讀取數(shù)據(jù)存儲于所述類寫緩存器中，則從所述類寫緩存器中讀取所述待讀取數(shù)據(jù)，否貝1」，則從所述非易失性存儲器中讀取所述待讀取數(shù)據(jù)。
[0017]較佳的，上述的方法，其中，所述類？1？0寫緩存器的數(shù)據(jù)寬度小于或等于所述非易失性存儲器的數(shù)據(jù)1/0端口的數(shù)據(jù)寬度；
[0018]所述類寫緩存器中具有~個單位數(shù)據(jù)地址，稱為類寫緩存器的數(shù)據(jù)深度~ ；且各單位數(shù)據(jù)地址存儲有I位數(shù)據(jù)，稱為類寫緩存器的數(shù)據(jù)寬度I，其中，隊胃均為自然數(shù)。
[0019]較佳的，上述的方法，其中，所述方法還包括:
[0020]當(dāng)所述處理器對所述非易失性存儲器進行寫操作時，先判斷寫指針？是否指向數(shù)據(jù)深度.1，若是，即表示類寫緩存器已滿，不能繼續(xù)寫入，寫操作進入等待狀態(tài)，直至待寫入數(shù)據(jù)寫入所述非易失性存儲器且所述類？1？0寫緩存器具有空閑的存儲空間；若否，則將待寫入數(shù)據(jù)寫到寫指針？加一指向的數(shù)據(jù)深度，此時，？ = ？—1。
[0021]較佳的，上述的方法，其中，所述方法還包括:當(dāng)所述類？1？0寫緩存器向所述非易失性存儲器成功寫入待寫入數(shù)據(jù)，且？# 0，則所述類？1？0寫緩存器將待寫入數(shù)據(jù)進行一次移位操作，此時，？ = ？-1 ；若？ = 0，則不進行移位操作，此時，？仍然為0。
[0022]較佳的，上述的方法，其中，所述移位操作的實現(xiàn)過程為若指針？不指向數(shù)據(jù)深度0，則數(shù)據(jù)深度II中的待寫入數(shù)據(jù)移位至數(shù)據(jù)深度11-1中，同時，？ = ？-1 ；
[0023]其中，1彡II彡?-1，II為整數(shù)。
[0024]較佳的，上述的方法，其中，若指針？指向數(shù)據(jù)深度為111，1 彡.1，則將類？1？0緩沖器內(nèi)地址為&中的數(shù)據(jù)移位至數(shù)據(jù)深度為卜1中，其中1彡&彡III，&和III均為整數(shù)。
[0025]上述發(fā)明具有如下優(yōu)點或者有益效果:
[0026]本發(fā)明公開了一種非易失性存儲器的寫緩存器系統(tǒng)及數(shù)據(jù)讀寫方法，具體包括非易失性存儲器、處理器；處理器通過一類寫緩存器與非易失性存儲器連接，以緩解處理器對非易失性存儲器的寫延遲；本發(fā)明技術(shù)方案，用嵌入式0狀1構(gòu)成的類寫緩存器，每次成功將類寫緩存器內(nèi)的數(shù)據(jù)寫入到非易失性存儲器，類寫緩存器中的數(shù)據(jù)均做一次移位操作，即所有數(shù)據(jù)刷新了一次，從而無需額外的刷新電路，降低了芯片的面積，同時采用嵌入式DRAM結(jié)構(gòu)的存儲單元能夠進一步降低緩沖器的尺寸，從而降低了芯片成本，提高系統(tǒng)性能。
[0027]具體

【專利附圖】

【附圖說明】
[0028]通過閱讀參照以下附圖對非限制性實施例所作的詳細(xì)描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更加明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未可以按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0029]圖1是現(xiàn)有技術(shù)中非易失性存儲器作為片上高速緩存器的系統(tǒng)結(jié)構(gòu)示意圖；
[0030]圖2是現(xiàn)有技術(shù)中基于SRAM或者寄存器存儲單元的FIFO原理結(jié)構(gòu)示意圖；
[0031]圖3是本發(fā)明中非易失性存儲器的寫緩存器系統(tǒng)的結(jié)構(gòu)示意圖；
[0032]圖4是本發(fā)明中嵌入式DRAM的結(jié)構(gòu)示意圖；
[0033]圖5是本發(fā)明中基于嵌入式DRAM的類FIFO寫緩存器的結(jié)構(gòu)示意圖；
[0034]圖6?圖8是本發(fā)明中非易失性存儲器的寫緩存器系統(tǒng)的數(shù)據(jù)讀寫方法的示意圖。

【具體實施方式】
[0035]下面結(jié)合附圖和具體的實施例對本發(fā)明作進一步的說明，但是不作為本發(fā)明的限定。
[0036]針對現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供了一種新型的非易失性存儲器的寫緩存器系統(tǒng)，系統(tǒng)的結(jié)構(gòu)示意圖如圖3所示，具體包括非易失性存儲器3、處理器1和類FIFO寫緩存器2。非易失性存儲器的特點是其讀延遲要遠(yuǎn)優(yōu)于其寫延遲，例如MRAM(磁阻存儲器)、FeRAM (鐵電存儲器)、PCM (相變存儲器，又稱PRAM)、RRAM (電阻存儲器)、閃存等。為了緩解所述非易失性存儲器讀寫性能不匹配的問題，本系統(tǒng)提供的一種基于嵌入式DRAM構(gòu)成的類FIFO寫緩存器來提高系統(tǒng)性能。處理器通過類FIFO寫緩存器與非易失性存儲器連接以緩解處理器對非易失性存儲器的寫延遲。
[0037]當(dāng)對非易失性存儲器進行寫操作時，首先寫操作1 (即第一次寫操作指令)將待寫入數(shù)據(jù)緩存到本發(fā)明類FIFO寫緩存器中，然后當(dāng)本發(fā)明類FIFO寫緩存器不為空且非易失性存儲器空閑時，寫操作2 (即第二次寫操作指令)再將本發(fā)明類FIFO寫緩存器中的待寫入數(shù)據(jù)寫到非易失性存儲器中，這種寫緩存器的緩存作用可顯著改善系統(tǒng)由寫延遲帶來的性能影響。當(dāng)處理器要向非易失性存儲器中讀數(shù)據(jù)時，讀操作指令分別發(fā)送到類FIFO緩存器和非易失性存儲器中，若所需待讀取數(shù)據(jù)存在于寫緩存器中，那么待讀取數(shù)據(jù)會從類FIFO寫緩存器中讀出，否則處理器會從非易失性存儲器中讀出相應(yīng)數(shù)據(jù)。
[0038]本發(fā)明所述類FIFO寫緩存器的存儲陣列由嵌入式DRAM來實現(xiàn)，并非傳統(tǒng)的SRAM或寄存器(Register)結(jié)構(gòu)，那么相同芯片面積下本發(fā)明類FIFO寫緩存器的容量要明顯增加，即本發(fā)明類FIFO寫緩存器的深度可以大大增加，從而系統(tǒng)的隨機寫性能也會得到提升；亦或者相同的容量(深度)下本發(fā)明類FIFO寫緩存器的芯片面積減小，系統(tǒng)成本也會降低。本發(fā)明所述類FIFO寫緩存器采用FIFO結(jié)構(gòu)，即先入先出的數(shù)據(jù)存儲方式。傳統(tǒng)的基于SRAM或者寄存器結(jié)構(gòu)的FIFO通過控制頭指針的移動來表征當(dāng)前即將移出FIFO的有效數(shù)據(jù)的地址信息；并通過控制尾指針來表征下一次可寫入FIFO的地址信息。
[0039]其中，嵌入式0狀1的結(jié)構(gòu)舉例如下，其包括第一晶體管(即I晶體管)和第二晶體管(即I？晶體管)，如圖4所示，這種結(jié)構(gòu)的單元在面積上能夠達(dá)到近2倍于同等工藝下的3狀1或者寄存器單元的存儲密度，同時，讀分辨率要強于3狀1，因為其不存在3狀1操作時存取管交叉耦合鎖存電路之間的競爭問題。
[0040]本發(fā)明基于嵌入式0狀1的寫緩存器僅通過寫指針來表征下一次寫入寫緩存器的地址信息，每一次成功向非易失性存儲器中寫入緩沖數(shù)據(jù)后且？1？0寫緩存器不為空時，？1？0寫緩存器中的數(shù)據(jù)均做一次移位操作，我們稱之為類？1？0結(jié)構(gòu)。這樣做的好處是，當(dāng)對非易失性存儲器的寫操作2速度大于等于類寫緩存器的數(shù)據(jù)移位速度，而類寫緩存器的數(shù)據(jù)移位操作速度又大于等于嵌入式0狀1的刷新速度時，由于數(shù)據(jù)移位相當(dāng)于將原有地址上的數(shù)據(jù)更新寫了一次(即刷新了一次)，那么本發(fā)明嵌入式0狀1就無需額外的刷新操作，這種移位刷新的方式節(jié)省了刷新機制電路，進一步節(jié)省了芯片面積。本發(fā)明類寫緩存器具有~個單位數(shù)據(jù)地址，稱為寫緩存器的數(shù)據(jù)深度I且每個單位數(shù)據(jù)地址上存儲有I位的數(shù)據(jù)，稱為數(shù)據(jù)寬度I。如圖5所示的類？1？0緩存器的單位數(shù)據(jù)寬度為I，數(shù)據(jù)深度為叭即深度吣，那么該緩沖器的容量即為I柳131^例如，緩沖器的單位數(shù)據(jù)寬度可以為326“，若最多可以緩存128個單位數(shù)據(jù)，那么該？1？0存儲器的容量為41*11寫指針？指向類寫緩存器內(nèi)最新的被寫操作1寫入有效待寫入數(shù)據(jù)所對應(yīng)的地址空間，初始狀態(tài)時，寫指針？指向初始數(shù)據(jù)深度0，當(dāng)每發(fā)生一次有效寫操作1之后，指針？自增一；當(dāng)每發(fā)生一次有效寫操作2之后，且緊接著類？1？0寫緩存器成功完成一次移位操作之后，指針？自減一。本發(fā)明所述類？1？0緩沖器的單位數(shù)據(jù)寬度要小于或等于非易失性存儲器的數(shù)據(jù)1/0端口的數(shù)據(jù)寬度，優(yōu)選的方案是等于非易失性存儲器數(shù)據(jù)1/0端口的數(shù)據(jù)寬度，這樣，每一次寫操作2就能夠完全向嵌入式非易失性存儲器寫入一次數(shù)據(jù)。若類？1？0寫緩存器的單位數(shù)據(jù)寬度小于非易失性存儲器的數(shù)據(jù)1/0端口的數(shù)據(jù)寬度，那么就需要兩次或以上寫操作2才能完成一次非易失性存儲器的數(shù)據(jù)寫入，額外增加了功耗，因此優(yōu)選的本發(fā)明類？1？0緩沖器的單位數(shù)據(jù)寬度等于非易失性存儲器的數(shù)據(jù)1/0端口的數(shù)據(jù)寬度。
[0041]下面對本發(fā)明實施例的非易失性存儲器寫緩存器系統(tǒng)的實現(xiàn)方法進行詳細(xì)介紹。
[0042](^)若對本發(fā)明緩沖器發(fā)生一次寫操作1，先判斷寫指針？是否指向數(shù)據(jù)深度:如果是，即表示類寫緩存器已滿，不能繼續(xù)寫入，寫操作進入等待狀態(tài)，直到有待寫入數(shù)據(jù)寫入非易失性存儲器而騰出類？1？0寫緩存器存儲空間；如果不是，那么將待寫入數(shù)據(jù)寫到當(dāng)前寫指針加一指向的數(shù)據(jù)深度，對緩沖器寫操作1完成后，寫指針？指向下一個對應(yīng)的數(shù)據(jù)深度，即？ = ？—1。
[0043](幻如果本發(fā)明類？1？0寫緩存器成功向非易失性存儲器寫入待寫入數(shù)據(jù)(類？1？0寫緩存器內(nèi)數(shù)據(jù)地址為0上的數(shù)據(jù))，且此時如果？不等于0，那么類？1？0寫緩存器內(nèi)的數(shù)據(jù)發(fā)生一次移位操作，此時寫指針？自減一，即？ = ？~1 ；如果？等于0，則不進行移位操作，且？仍然為0。
[0044](0)本發(fā)明類？1？0緩沖器的移位操作(即一次刷新操作)是發(fā)生在每一次成功將類寫緩沖地址0上的待寫入數(shù)據(jù)成功寫入到非易失性存儲器之后且此時？不等于0，否則不進行移位操作。移位操作的具體實現(xiàn)過程為:若寫指針？不指向數(shù)據(jù)深度0，那么數(shù)據(jù)深度II中的待寫入數(shù)據(jù)移位至數(shù)據(jù)深度為=-1中，同時，寫指針也要移位，即？ = ？-1，其中，1彡n<N-l。且最優(yōu)方案為:若指針P指向的類FIFO寫緩存器地址為m，l彡m<N-l，則將類FIFO緩沖器內(nèi)地址為k中的數(shù)據(jù)移位至深度為k-Ι中，其中1 <k<m，即類FIFO寫緩存器內(nèi)不含有效數(shù)據(jù)的地址上不做刷新操作，進而減小移位操作(刷新)的功耗，k和m均為整數(shù)。
[0045]從上述所述可以看出，本發(fā)明基于嵌入式DRAM的類FIFO寫緩存器用移位操作替代了嵌入式DRAM存儲單元的刷新操作，前提條件是對非易失性存儲器的寫數(shù)據(jù)延遲要小于或等于嵌入式DRAM數(shù)據(jù)保持的時間，當(dāng)緩沖數(shù)據(jù)從類FIFO寫緩存器中寫到非易失性存儲器中時，此時嵌入式DRAM中的數(shù)據(jù)仍然有效，然后通過一次數(shù)據(jù)移位操作就將類FIFO寫緩存器中的有效數(shù)據(jù)都刷新了一次，也就無需額外的刷新電路了，減少了芯片的面積，節(jié)約了成本。而該條件一般是很容易滿足的，因為嵌入式DRAM存儲單元數(shù)據(jù)保持能力在微秒級甚至毫秒級以上，而新型存儲器像MRAM(磁阻存儲器)、FeRAM (鐵電存儲器)、PCM(相變存儲器，又稱PRAM)、RRAM(電阻存儲器)等的寫速度均在微秒級以下，顯然滿足該條件。
[0046]下面對上述方法進行進一步的闡述。
[0047]假設(shè)本發(fā)明嵌入式DRAM的數(shù)據(jù)保持時間是10us，向非易失性存儲器的寫入數(shù)據(jù)的延遲為500ns，顯然，存儲在嵌入式DRAM中的數(shù)據(jù)在失效之前擁有足夠的時間寫入到非易失性存儲器中，假設(shè)本發(fā)明類FIFO寫緩存器的單位數(shù)據(jù)寬度與非易失性存儲器的數(shù)據(jù)I/O數(shù)據(jù)寬度一致，即本發(fā)明類FIFO寫緩存器中的一次位移操作就能夠向非易失性存儲器中寫入一次完整的數(shù)據(jù)。如圖6所示，在某一時刻，本發(fā)明類FIFO寫緩存器中存儲有數(shù)據(jù)0至數(shù)據(jù)4，而寫指針指向數(shù)據(jù)4所在的地址。若該時刻系統(tǒng)需向非易失性存儲器寫入數(shù)據(jù)5，那么數(shù)據(jù)5會先緩存到本發(fā)明類FIFO寫緩存器中，此時先判斷類FIFO寫緩存器為非滿狀態(tài)，然后數(shù)據(jù)5寫入寫指針P加一所對應(yīng)的存儲單元，完成后，寫指針指向自加一，如附圖7所示。本發(fā)明類FIFO寫緩存器中緩存的數(shù)據(jù)要在保持時間內(nèi)不斷寫入非易失性存儲器中，并遵循先入先出的原則，例如數(shù)據(jù)0將寫入到非易失性存儲器中，寫入完畢后，所有數(shù)據(jù)將發(fā)生移位，即刷新了一次，寫指針同樣也要移位，結(jié)果如圖8所示。數(shù)據(jù)1至數(shù)據(jù)5的寫入過程以此類推。由此可以看出，只要非易失性存儲器的寫延遲小于嵌入式DRAM的保持時間，那么就可完全保證本發(fā)明基于嵌入式DRAM的類FIFO寫緩存器中的數(shù)據(jù)完整和可靠性，不需要額外的刷新電路，降低了芯片尺寸，提高系統(tǒng)的性能。
[0048]綜上所述，本發(fā)明公開了一種非易失性存儲器的寫緩存器系統(tǒng)及其數(shù)據(jù)讀寫方法，具體包括非易失性存儲器、處理器；處理器通過一類FIFO寫緩存器與非易失性存儲器連接，以緩解處理器對非易失性存儲器的寫延遲；本發(fā)明技術(shù)方案，用嵌入式DRAM構(gòu)成的類FIFO寫緩存器，每次成功將類FIFO寫緩存器內(nèi)的數(shù)據(jù)寫入到非易失性存儲器，類FIFO寫緩存器中的數(shù)據(jù)均做一次移位操作，即所有數(shù)據(jù)刷新了一次，從而無需額外的刷新電路，降低了芯片的面積，同時采用嵌入式DRAM結(jié)構(gòu)的存儲單元能夠進一步降低緩沖器的尺寸，從而降低了芯片成本，提高系統(tǒng)性能。
[0049]本領(lǐng)域技術(shù)人員應(yīng)該理解，本領(lǐng)域技術(shù)人員在結(jié)合現(xiàn)有技術(shù)以及上述實施例可以實現(xiàn)所述變化例，在此不做贅述。這樣的變化例并不影響本發(fā)明的實質(zhì)內(nèi)容，在此不予贅述。
[0050]以上對本發(fā)明的較佳實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，其中未盡詳細(xì)描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。
【權(quán)利要求】
1.一種非易失性存儲器的寫緩存器系統(tǒng)，其特征在于，所述系統(tǒng)包括: 非易失性存儲器； 處理器，通過一類FIFO寫緩存器與所述非易失性存儲器連接，以緩解所述處理器對所述非易失性存儲器的寫延遲； 其中，所述類FIFO寫緩存器由嵌入式DRAM構(gòu)成。
2.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述類FIFO寫緩存器的數(shù)據(jù)寬度小于或等于所述非易失性存儲器的數(shù)據(jù)I/O端口的數(shù)據(jù)寬度。
3.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述處理器對所述非易失性存儲器的寫延遲的時間小于或等于所述類FIFO寫緩存器對數(shù)據(jù)的存儲時間。
4.一種利用如權(quán)利要求1?3任意一項所述的非易失性存儲器的寫緩存器系統(tǒng)進行數(shù)據(jù)讀寫的方法，其特征在于，所述方法包括: 當(dāng)所述處理器對所述非易失性存儲器進行寫操作時，所述處理器將待寫入數(shù)據(jù)緩存至所述類FIFO寫緩存器后，繼續(xù)將所述待寫入數(shù)據(jù)從所述類FIFO寫緩存器緩存至所述非易失性存儲器中。
5.如權(quán)利要求4所述的方法，其特征在于，還包括: 當(dāng)所述處理器對所述非易失性存儲器進行讀操作時，所述處理器將待讀取數(shù)據(jù)的讀操作指令分別發(fā)送至所述類FIFO寫緩存器和所述非易失性存儲器中，若所述待讀取數(shù)據(jù)存儲于所述類FIFO寫緩存器中，則從所述類FIFO寫緩存器中讀取所述待讀取數(shù)據(jù)，否則，則從所述非易失性存儲器中讀取所述待讀取數(shù)據(jù)。
6.如權(quán)利要求4所述的方法，其特征在于，所述類FIFO寫緩存器的數(shù)據(jù)寬度小于或等于所述非易失性存儲器的數(shù)據(jù)I/o端口的數(shù)據(jù)寬度； 所述類FIFO寫緩存器中具有N個單位數(shù)據(jù)地址，稱為類FIFO寫緩存器的數(shù)據(jù)深度N ;且各單位數(shù)據(jù)地址存儲有W位數(shù)據(jù)，稱為類FIFO寫緩存器的數(shù)據(jù)寬度W，其中，N、W均為自然數(shù)。
7.如權(quán)利要求6所述的方法，其特征在于，所述方法還包括: 當(dāng)所述處理器對所述非易失性存儲器進行寫操作時，先判斷寫指針P是否指向數(shù)據(jù)深度N-1，若是，即表示類FIFO寫緩存器已滿，不能繼續(xù)寫入，寫操作進入等待狀態(tài)，直至待寫入數(shù)據(jù)寫入所述非易失性存儲器且所述類FIFO寫緩存器具有空閑的存儲空間；若否，則將待寫入數(shù)據(jù)寫到寫指針P加一指向的數(shù)據(jù)深度，此時，P = P+1。
8.如權(quán)利要求7所述的方法，其特征在于，所述方法還包括:當(dāng)所述類FIFO寫緩存器向所述非易失性存儲器成功寫入待寫入數(shù)據(jù)，且P # 0，則所述類FIFO寫緩存器將待寫入數(shù)據(jù)進行一次移位操作，此時，P = P-1 ;若P = 0，則不進行移位操作，此時，P仍然為O。
9.如權(quán)利要求8所述的方法，其特征在于，所述移位操作的實現(xiàn)過程為若指針P不指向數(shù)據(jù)深度0，則數(shù)據(jù)深度η中的待寫入數(shù)據(jù)移位至數(shù)據(jù)深度η-1中，同時，P = P-1 ； 其中，I彡η彡N-1, η為整數(shù)。
10.如權(quán)利要求9所述的方法，其特征在于，若指針P指向數(shù)據(jù)深度為m，I< m < Ν-1，則將類FIFO緩沖器內(nèi)地址為k中的數(shù)據(jù)移位至數(shù)據(jù)深度為k-1中，其中I <k<m，k和m均為整數(shù)。
【文檔編號】G06F12/02GK104461399SQ201410822230
【公開日】2015年3月25日 申請日期:2014年12月19日 優(yōu)先權(quán)日:2014年12月19日
【發(fā)明者】亢勇, 陳邦明 申請人:上海新儲集成電路有限公司