本發(fā)明涉及一種雙時(shí)鐘測(cè)試電路。

背景技術(shù)：

一般來(lái)說(shuō)，集成電路測(cè)試技術(shù)，為了能夠高效率的測(cè)試集成電路，往往會(huì)在集成電路設(shè)計(jì)時(shí)增加可測(cè)試性電路的設(shè)計(jì)(DFT)，并利用自動(dòng)測(cè)試用例產(chǎn)生(ATPG)的方式，產(chǎn)生測(cè)試用例進(jìn)行晶圓級(jí)的中測(cè)。

這種測(cè)試方式要求被測(cè)試裝置(DUT)在處于測(cè)試模式時(shí)，DUT工作電路時(shí)鐘由測(cè)試儀產(chǎn)生的時(shí)鐘來(lái)控制，而非來(lái)源于其內(nèi)部的分頻電路，這樣內(nèi)部所有邏輯、時(shí)鐘與復(fù)位都可以做到外部可控制、同時(shí)外部可直接監(jiān)測(cè)，具體框圖如圖1所示。

對(duì)于產(chǎn)生激勵(lì)(DRV)和監(jiān)測(cè)信號(hào)(FB)的時(shí)序來(lái)說(shuō)，每一個(gè)測(cè)試時(shí)鐘周期，測(cè)試激勵(lì)和觀測(cè)信號(hào)都會(huì)有效變化一次，并且每個(gè)測(cè)試時(shí)鐘周期都會(huì)比較一次。

但是在集成電路中測(cè)之后，往往會(huì)通過(guò)物理封裝的方式關(guān)閉DFT通道。因此在中測(cè)完成后，成品測(cè)試時(shí)，集成電路往往無(wú)法做到時(shí)鐘和復(fù)位信號(hào)在外部可直接被控制和觀測(cè)。

常見集成電路成品測(cè)試，DUT時(shí)鐘輸入通常使用實(shí)際工作時(shí)的石英晶體，或其他第三方時(shí)鐘源，以模擬DUT實(shí)際工作狀態(tài)如圖2所示。

由于測(cè)試儀與DUT沒(méi)有同步時(shí)鐘信號(hào)，因此測(cè)試儀DRV信號(hào)輸出后，需要等待一定的時(shí)間，等待DUT的有效的反饋信號(hào)，但該時(shí)間不是一個(gè)時(shí)鐘周期就可以完成的。

正是這個(gè)原因，成品測(cè)試的測(cè)試用例也為了減少測(cè)試時(shí)間而相應(yīng)的減少，從而降低測(cè)試覆蓋率。如果增加測(cè)試用例，又因?yàn)闇y(cè)試激勵(lì)的產(chǎn)生、判斷和待 測(cè)集成電路使用非同源時(shí)鐘，每次反饋間隔不可控，需要較多無(wú)效測(cè)試用例作為過(guò)渡，測(cè)試效率和測(cè)試覆蓋率都不高。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是提供一種雙時(shí)鐘測(cè)試電路，以解決測(cè)試激勵(lì)的產(chǎn)生、判斷和待測(cè)集成電路使用非同源時(shí)鐘，每次反饋間隔不可控，需要較多無(wú)效測(cè)試用例作為過(guò)渡，測(cè)試效率和測(cè)試覆蓋率都不高的技術(shù)問(wèn)題。

為實(shí)現(xiàn)以上發(fā)明目的，本發(fā)明提供一種雙時(shí)鐘測(cè)試電路，包括主時(shí)鐘產(chǎn)生電路、激勵(lì)產(chǎn)生及比較電路、第一主時(shí)鐘分頻電路、第二主時(shí)鐘分頻電路；

所述第一主時(shí)鐘分頻電路；用于對(duì)主時(shí)鐘進(jìn)行分頻，并控制激勵(lì)產(chǎn)生及比較電路運(yùn)行；

所述第二主時(shí)鐘分頻電路；用于對(duì)主時(shí)鐘進(jìn)行分頻，并控制被測(cè)試裝置控制時(shí)鐘分頻電路運(yùn)行；

所述主時(shí)鐘產(chǎn)生電路分別與第一主時(shí)鐘分頻電路以及第二主時(shí)鐘分頻電路電路連接，所述第一主時(shí)鐘分頻電路與激勵(lì)產(chǎn)生及比較電路電路連接。使用時(shí)，激勵(lì)產(chǎn)生及比較電路與被測(cè)試裝置中的工作電路電路連接，所述第二主時(shí)鐘分頻電路與被測(cè)試裝置中的控制時(shí)鐘分頻電路電路連接。

進(jìn)一步地，所述激勵(lì)產(chǎn)生及比較電路由激勵(lì)產(chǎn)生電路以及信號(hào)監(jiān)測(cè)電路組成；

所述第一主時(shí)鐘分頻電路分別與激勵(lì)產(chǎn)生電路以及信號(hào)監(jiān)測(cè)電路電路連接。

進(jìn)一步地，所述第一主時(shí)鐘分頻電路以及第二主時(shí)鐘分頻電路是可調(diào)分頻電路。

進(jìn)一步地，所述第一主時(shí)鐘分頻電路、第二主時(shí)鐘分頻電路以及被測(cè)試裝 置中的控制時(shí)鐘分頻電路之間滿足如下條件，

Fd1/Fd2＝(Fd1/DUTFd)*N

其中，“Fd1”表示第一主時(shí)鐘分頻電路的分頻系數(shù)，“Fd1”表示第二主時(shí)鐘分頻電路的分頻系數(shù)，“DUTFd”表示被測(cè)試裝置中的控制時(shí)鐘分頻電路的分頻系數(shù)，“N”表示時(shí)鐘周期個(gè)數(shù)。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是：

1.運(yùn)用兩個(gè)分頻電路對(duì)主時(shí)鐘進(jìn)行分頻，并分別作為激勵(lì)的驅(qū)動(dòng)和被測(cè)試裝置時(shí)鐘分頻電路的控制信號(hào)的技術(shù)方案，獲得測(cè)試激勵(lì)的產(chǎn)生、判斷和待測(cè)集成電路使用同源時(shí)鐘，無(wú)需較多無(wú)效測(cè)試用例作為過(guò)渡，測(cè)試效率和測(cè)試覆蓋率高的技術(shù)效果；

2.運(yùn)用各分頻電路之間分頻系數(shù)的關(guān)系來(lái)根據(jù)實(shí)際情況調(diào)整各分頻系數(shù)的技術(shù)方案，獲得每次反饋間隔可控的技術(shù)效果；

3.運(yùn)用可調(diào)分頻電路作為第一、第二主時(shí)鐘分頻電路的技術(shù)方案，獲得了更加方便的對(duì)每次反饋間隔進(jìn)行調(diào)整的技術(shù)效果。

附圖說(shuō)明

圖1是背景技術(shù)中的中測(cè)的電路框圖；

圖2是背景技術(shù)中常見集成電路成品測(cè)試的電路框圖；

圖3是本發(fā)明的雙時(shí)鐘測(cè)試電路的框圖；

圖4是本發(fā)明的雙時(shí)鐘測(cè)試電路的另一個(gè)框圖。

圖中：

主時(shí)鐘產(chǎn)生電路1；

激勵(lì)產(chǎn)生及比較電路2；激勵(lì)產(chǎn)生電路201；信號(hào)監(jiān)測(cè)電路202；

第一主時(shí)鐘分頻電路3；

第二主時(shí)鐘分頻電路4。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。

實(shí)施例1：

如圖3所示，本發(fā)明的種雙時(shí)鐘測(cè)試電路，包括主時(shí)鐘產(chǎn)生電路1、激勵(lì)產(chǎn)生及比較電路2、第一主時(shí)鐘分頻電路3、第二主時(shí)鐘分頻電路4；

第一主時(shí)鐘分頻電路3；用于對(duì)主時(shí)鐘進(jìn)行分頻，并控制激勵(lì)產(chǎn)生及比較電路2運(yùn)行；

第二主時(shí)鐘分頻電路4；用于對(duì)主時(shí)鐘進(jìn)行分頻，并控制被測(cè)試裝置控制時(shí)鐘分頻電路運(yùn)行；

主時(shí)鐘產(chǎn)生電路1分別與第一主時(shí)鐘分頻電路3以及第二主時(shí)鐘分頻電路4電路連接，第一主時(shí)鐘分頻電路3與激勵(lì)產(chǎn)生及比較電路2電路連接。使用時(shí)，激勵(lì)產(chǎn)生及比較電路2與被測(cè)試裝置中的工作電路電路連接，第二主時(shí)鐘分頻電路4與被測(cè)試裝置中的控制時(shí)鐘分頻電路電路連接；

具體來(lái)說(shuō)，本發(fā)明通過(guò)兩組不同的分頻電路：第一主時(shí)鐘分頻電路3以及第二主時(shí)鐘分頻電路4，對(duì)主時(shí)鐘進(jìn)行分頻，形成兩路分頻信號(hào)，其中一路分頻信號(hào)驅(qū)動(dòng)激勵(lì)產(chǎn)生電路201以及信號(hào)監(jiān)測(cè)電路202，另一路分頻信號(hào)作為被測(cè)試裝置(下文以“DUT”表示)控制時(shí)鐘分頻電路的驅(qū)動(dòng)信號(hào)。

兩組不同的分頻電路與DUT控制時(shí)鐘分頻電路的分頻系數(shù)滿足如下條件：

Fd1/Fd2＝(Fd1/DUTFd)*N

其中，“Fd1”表示第一主時(shí)鐘分頻電路3的分頻系數(shù)，“Fd1”表示第二主時(shí)鐘分頻電路4的分頻系數(shù)，“DUTFd”表示DUT中的控制時(shí)鐘分頻電路的分頻系數(shù)，“N”表示時(shí)鐘周期個(gè)數(shù)。

從上述條件可以獲知，對(duì)于激勵(lì)輸出和監(jiān)測(cè)信號(hào)來(lái)說(shuō)，可以做到每N個(gè)時(shí)鐘周期監(jiān)測(cè)一次。當(dāng)N＝1的時(shí)候，第一主時(shí)鐘分頻電路3的輸出頻率與DUT中的控制時(shí)鐘分頻電路的頻率就保持一致了，此時(shí)每個(gè)測(cè)試激勵(lì)都是有效激勵(lì)。

同時(shí)，由于DUT中的控制時(shí)鐘分頻電路驅(qū)動(dòng)時(shí)鐘來(lái)源于第二主時(shí)鐘分頻電路4，因此在保持上述公式的前提下，減少第一主時(shí)鐘分頻電路3的分頻系數(shù)，可以調(diào)高第二主時(shí)鐘分頻電路4的分頻系數(shù)，此時(shí)可以加快測(cè)試時(shí)間，無(wú)需等待一定的時(shí)間，使得測(cè)試時(shí)間可控。

因此本方案中將矢量的產(chǎn)生時(shí)鐘與檢測(cè)結(jié)果矢量的時(shí)鐘分離，用高速時(shí)鐘驅(qū)動(dòng)待測(cè)芯片，芯片檢測(cè)電路采用低速時(shí)鐘；可以提高芯片的測(cè)試頻率，芯片檢測(cè)電路與待測(cè)芯片的電路時(shí)鐘保持一致，這樣避免了一組激勵(lì)需要重復(fù)出現(xiàn)的現(xiàn)象，降低測(cè)試激勵(lì)的數(shù)量；大大的提高了芯片的測(cè)試效率；且單個(gè)測(cè)試?yán)郎y(cè)試時(shí)間減少，則可以在單位時(shí)間增加更多測(cè)試用例，提高了測(cè)試覆蓋率。

以下舉例說(shuō)明：

例如：正常工作時(shí)，電子手表驅(qū)動(dòng)芯片中，DUT控制時(shí)鐘分頻電路會(huì)將輸入的32.768KHz，做32768分頻，實(shí)現(xiàn)1Hz時(shí)鐘，驅(qū)動(dòng)DUT工作電路。這樣可以使手表每1秒變化一次。假設(shè)從0點(diǎn)0分0秒到23點(diǎn)59分59秒總共需要86400次變化，則需要86400個(gè)測(cè)試激勵(lì)來(lái)驗(yàn)證每一次變化。

將第二主時(shí)鐘分頻電路的頻率設(shè)置為3.2768MHz，而將第一主時(shí)鐘分頻電路輸出設(shè)置為可以驅(qū)動(dòng)激勵(lì)產(chǎn)生電路產(chǎn)生100Hz頻率激勵(lì)，以及可以驅(qū)動(dòng)信號(hào)監(jiān)測(cè)電路產(chǎn)生100Hz監(jiān)測(cè)信號(hào)的時(shí)鐘信號(hào)，并比對(duì)。由于第二主時(shí)鐘分頻電路設(shè)置成了正常工作頻率的100倍，因此86400個(gè)激勵(lì)只需要864秒，就可以測(cè)試完成一個(gè)24小時(shí)的計(jì)數(shù)測(cè)試。

如果采用常規(guī)測(cè)試方式，DUT外接32.768KHz晶體，則需要使用24小時(shí)才 可能完整測(cè)試。如果為了節(jié)省時(shí)間，放棄完整測(cè)試，只測(cè)試一部分，則無(wú)法滿足覆蓋率要求。

除上述實(shí)施例外，本發(fā)明還可以有其他實(shí)施方式，凡采用等同替換或等效變換形成的技術(shù)方案，均落在本發(fā)明的保護(hù)范圍內(nèi)。