專利名稱：用于網(wǎng)絡(luò)處理器的動態(tài)隨機存取存儲器數(shù)據(jù)存儲和移動的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及基于雙數(shù)據(jù)速率DRAM(DDR DRAM)的電子計算機存儲器系統(tǒng)；更具體地說，涉及提高DRAM中的數(shù)據(jù)傳送率。
計算機的主存儲器存儲中央處理器執(zhí)行給定任務(wù)的指令所需的數(shù)據(jù)和程序。存取主存儲器中存儲的數(shù)據(jù)所需要的時間會損失可用于執(zhí)行指令的時間，并且降低計算機的總運行速度。減少存儲器存取時間可提高計算機的運行速度。主存儲器包含在稱為隨機存取存儲器(RAM)部件的半導體存儲器部件中。二種最常用的RAM是DRAM或動態(tài)隨機存儲器和SRAM或靜態(tài)隨機存儲器。每種部件都具有其優(yōu)缺點。
由于它們具有發(fā)送、路由和濾波由規(guī)定長度的信息位序列構(gòu)成的幀的能力，故網(wǎng)絡(luò)處理器在計算機世界中變?yōu)楦又匾?。隨著建立更大的網(wǎng)絡(luò)，網(wǎng)絡(luò)處理器需要為越來越多的通信量服務(wù)的能力，并且?guī)捯蟛粩嘣黾?。為了建造可管理幾個吉比特的端口的網(wǎng)絡(luò)處理器，以前的設(shè)計依賴于用于數(shù)據(jù)存儲的SRAM以便支持在單位時間內(nèi)發(fā)送大量數(shù)據(jù)的高帶寬要求。但是，SRAM提高這些解決辦法的成本，從而尋求更便宜的解決辦法。DRAM具有成本較低和陣列尺寸更大的優(yōu)點，這些應(yīng)有助于網(wǎng)絡(luò)處理器所需要的更大的數(shù)據(jù)存儲。使用DRAM芯片關(guān)聯(lián)著幾個缺點。一個缺點是“讀”或“寫”訪問期間的長執(zhí)行時間(數(shù)個周期的延遲以對DRAM定址)。另一個缺點是對存儲器進行讀寫涉及的復雜規(guī)則。RAS和CAS規(guī)則限制對這種存儲器的隨機存取，這和SRAM可進行隨機存取不同。由于固有的電容器漏電，故需要每隔大約2毫秒周期性地刷新該存儲器。
通過既在時鐘上升沿又在下降沿中移動數(shù)據(jù)，較新的雙數(shù)據(jù)速率DRAM(DDR DRAM)允許能以二倍于常規(guī)DRAM的速率傳送數(shù)據(jù)。利用該方法，在時鐘的上升沿和下降沿傳送數(shù)據(jù)，這有效地使帶寬翻一番。這些DDR具有高達133兆赫(并且會更高)的速度，這允許達到4.2吉比特的原始帶寬。
對于具有固定包尺寸的諸如ATM的網(wǎng)絡(luò)系統(tǒng)，采用尺寸固定的緩沖器工作良好。但是對于具有可變幀尺寸的諸如以太網(wǎng)的網(wǎng)絡(luò)，采用64字節(jié)的緩沖器可在數(shù)據(jù)存儲上造成明顯的性能打擊。例如，假定在數(shù)據(jù)存儲中存儲68字節(jié)的幀。這會需要2個緩沖器以存儲數(shù)據(jù)，2個“寫”窗口以把數(shù)據(jù)寫到DRAM以及2個“讀”窗口以從DRAM讀數(shù)據(jù)。出于本發(fā)明的說明的目的，“窗口”定義為在其期間對或從DRAM進行讀或?qū)懖僮鞯臅r隙。為了在該68字節(jié)幀上操作，系統(tǒng)帶寬幾乎切掉一半。由于DRAM對RAS和CAS具有復雜規(guī)則并且完全不支持隨機存取，故若不對該情況做出某些補償，則當訪問該68字節(jié)幀時會損失DRAM的帶寬。
本發(fā)明的一個目的是采用DRAM系統(tǒng)來為網(wǎng)絡(luò)處理器提供增大的存儲以及數(shù)據(jù)傳送率。
另一個目的是達到數(shù)據(jù)傳送的更寬帶寬，供網(wǎng)絡(luò)處理器使用。
再一個目的是控制網(wǎng)絡(luò)處理器所需要的數(shù)據(jù)的移動，以便用于到和從DRAM中傳送數(shù)據(jù)的時鐘周期數(shù)變成最大。
又一個目的是具有仲裁網(wǎng)絡(luò)處理器對多個幀的服務(wù)的能力。
最后的一個目的是能使DRAM“讀”和“寫”訪問隨機化。
在按以下方式閱讀和理解本說明書后，這些以及其它目的對于業(yè)內(nèi)人士自然會變成是明顯的。
一種用于網(wǎng)絡(luò)處理器的改進型數(shù)據(jù)傳送系統(tǒng)采用包含下述特性中的一個或多個特性的動態(tài)隨機存取存儲器(DRAM)芯片a)一對并行的雙數(shù)據(jù)率DRAM，每個可在時鐘的每個沿上移動數(shù)據(jù)；b)一個時分復用器，在每個時間單元期間允許網(wǎng)絡(luò)處理器能讀4排數(shù)據(jù)接著能寫4排數(shù)據(jù)；以及c)可和變尺寸數(shù)據(jù)幀一起使用的有效排向量，用于根據(jù)幀的長度提高DRAM的總帶寬。
更具體地，本發(fā)明涉及一種改進型的用于采用動態(tài)隨機存取存儲器(DRAM)存儲的多個網(wǎng)絡(luò)處理器的數(shù)據(jù)傳送系統(tǒng)。該系統(tǒng)包括一對并行的雙數(shù)據(jù)率DRAM芯片，每個可在時鐘的上升沿和下降沿上移動數(shù)據(jù)。它還包括一個復用器，以允許每個網(wǎng)絡(luò)處理器能在時鐘的每20個周期的單元里讀4個存儲體的數(shù)據(jù)接著“寫”4個存儲體。該系統(tǒng)還包括一個串行總線和多個流水線，以便在DDR DRAM和各個網(wǎng)絡(luò)處理器之間“讀”數(shù)據(jù)和“寫”數(shù)據(jù)。它最好采用多個固定尺寸的數(shù)據(jù)存儲緩沖器，其中每個緩沖器具有64字節(jié)的容量。每個存儲體構(gòu)成1/4的數(shù)據(jù)存儲。該系統(tǒng)還可包括一個優(yōu)先級程序，以允許對DDR DRAM的隨機“讀”“寫”訪問。
在本發(fā)明的另一個方面，說明一種由網(wǎng)絡(luò)處理器使用的存儲和移動數(shù)據(jù)的方法。該方法包括步驟a)在串接下工作并具有同步時鐘的第一和第二DDR DRAM芯片中存儲數(shù)據(jù)；b)建立由DDR DRAM時鐘的各個重復單元中的預定數(shù)量的周期組成的數(shù)據(jù)移動模式；c)把該模式中的一組相連周期指定為“讀”窗口期間的全“讀”，以及d)把該模式中的第二組相連周期指定為“寫”窗口期間的全“寫”。
該方法還可包括把來自各個讀窗口或各個寫窗口的數(shù)據(jù)存儲到多個緩沖器中的一個里的附加步驟。每個窗口最好由64字節(jié)的數(shù)據(jù)串組成并且每個緩沖器最好具有64字節(jié)的存儲容量。數(shù)據(jù)被流水線地作成允許在“讀”窗口期間讀4排并接著在“寫”窗口期間寫4排。每排最好構(gòu)成數(shù)據(jù)存儲的1/4。在64字節(jié)串下讀或?qū)憯?shù)據(jù)。
本發(fā)明還包括一種用于網(wǎng)絡(luò)處理器的判優(yōu)系統(tǒng)和為由該網(wǎng)絡(luò)處理器所服務(wù)的多個幀提供高帶寬數(shù)據(jù)移動的方法。該系統(tǒng)包括為讀DRAM中4個排(標記為a,b,c和d)中的每個排建立時隙或窗口和為寫這4個排中的每個排建立時隙。該系統(tǒng)接著確定對給定幀需要讀哪個排和需要寫哪個排。該系統(tǒng)在所述給定幀所需的適當讀或?qū)憰r隙期間訪問該排。該系統(tǒng)接著檢查在給定時間階段內(nèi)需要“讀”訪問的所有幀，并且在需要“讀”訪問其“a”排的所有幀之間對所有的“a”排判優(yōu)。以類似的方式，該系統(tǒng)為需要訪問其它排的幀，對所有的“b”排、“c”排和“d”排判優(yōu)。然后，它對所有其它需要“寫”訪問的幀，重復檢查幀和進行判優(yōu)的各步驟。
最后，本發(fā)明包括一種向網(wǎng)絡(luò)處理器提供對DRAM隨機“讀”和“寫”訪問的方法。該方法包括步驟對DRAM芯片的多個排a,b,c…的“讀”和“寫”訪問排序。在“讀”步驟期間，利用判優(yōu)對任何需要履行的讀命令賦予排“a”優(yōu)先。若不能在排“a”中達到“讀”訪問，則對該排訪問“寫”命令并且接著也賦予排“b”“寫”命令。若對排“b”的訪問不同于對排“a”的訪問，則在有利用于排“c”下繞過排“b”，因為在二個相鄰的排之間不存在在“讀”和“寫”之間切換的足夠時問延遲。當系統(tǒng)跳躍到排c時，修改判優(yōu)以對排“c”賦予優(yōu)先，不論是讀還是寫。這樣可歷經(jīng)足夠的時間以允許系統(tǒng)從“讀”切換到“寫”。以這種方法，該系統(tǒng)可越過該排(不論是“讀”還是“寫”)去適應(yīng)數(shù)據(jù)交換。在“寫”窗口期間重復這些步驟。該隨機訪問技術(shù)對于處理控制信息是特別有用的。


圖1是典型的DRAM芯片時序圖。
當網(wǎng)絡(luò)處理器在“全讀’”或“全寫’”窗口中使用DRAM時，在時分復用(TDM)模式下設(shè)置所有對DRAM的請求。TDM是一種多路傳輸形式，它邏輯上是從涉及采樣的采用脈沖調(diào)制以及處理得出的。在脈沖之間存在時間間隙，并且這些間隙產(chǎn)生允許其它脈沖交錯的信號。在接收器處提取所需信號，要求系統(tǒng)在與發(fā)送器同步下運行。請注意網(wǎng)絡(luò)處理器和DRAM之間的接口是雙向的，從而二個部件都多路復用和提取。在本發(fā)明的范圍內(nèi)，TDM允許網(wǎng)絡(luò)處理器“讀”4排數(shù)據(jù)接著寫4排數(shù)據(jù)?！白x”是流水線的以允許在20個周期的單元內(nèi)“讀”4排。“寫”也是流水線的以允許每20個周期寫4排。該TDM模式允許網(wǎng)絡(luò)處理器具有1.7吉比特的“讀”帶寬和1.7吉比特的“寫”帶寬。20個周期中只有4個周期不用于移動數(shù)據(jù)。采用帶有這種TDM的DRAM允許最大帶寬，并且還允許網(wǎng)絡(luò)處理器以及時的方式(20個周期的重復窗口)調(diào)度“讀”和“寫”傳送。對于網(wǎng)絡(luò)處理器所需的數(shù)據(jù)移動，該TDM模式工作良好。該網(wǎng)絡(luò)處理器每秒可把1.7吉比特存儲到數(shù)據(jù)存儲器中，并且每秒可從數(shù)據(jù)存儲器中檢索1.7吉比特。大多數(shù)網(wǎng)絡(luò)處理器需要把幀存儲到數(shù)據(jù)存儲器中、讀標題、處理/修改幀并把結(jié)果幀發(fā)送到目的地端口?！白x標題和處理/修改幀”的額外開銷用掉總的“讀”和“寫”帶寬中的一部分。為支持吉比特的以太網(wǎng)，端口應(yīng)需要大約每秒1.5吉比特的“讀”帶寬和每秒1.5吉比特的“寫”帶寬。為支持更多端口，必須添加更多的存儲器。每個存儲器使用網(wǎng)絡(luò)處理器上的一定數(shù)量的I/O，這轉(zhuǎn)而提高成本。更多的節(jié)約會對系統(tǒng)成本有利。
為了滿足DRAM規(guī)則，并且還支持高帶寬網(wǎng)絡(luò)數(shù)據(jù)移動，本發(fā)明使用二個DDR DRAM，其中每個具有用于四個數(shù)據(jù)事件的成組尺寸。每個數(shù)據(jù)單元由總線的寬度組成，寬度為16位(16位×4×2=128位)，并且存儲器的每一排構(gòu)成1/4的數(shù)據(jù)存儲緩沖器。從而數(shù)據(jù)存儲由64字節(jié)的緩沖器構(gòu)成，其中按64字節(jié)串“讀”(“讀”上面的aaaa,bbbb,cccc,dddd)或按64字節(jié)串寫(“寫”上面的aaaa,bbbb,cccc,dddd)DDR。每個字母代表來自用相同字母標志的排的一個數(shù)據(jù)單元。另外，在相對的讀/寫時隙下使用二組DRAM。從而本發(fā)明允許每個窗口寫一個緩沖器和每個窗口讀一個緩沖器。這對應(yīng)于每秒6.8兆比特全雙工，這對于支持幾個吉比特端口是足夠的。
為了克服總是必須按次序訪問四個排的限制，本發(fā)明采用所謂的“有效排向量”(UBV)。只要數(shù)個幀正在由網(wǎng)絡(luò)處理器服務(wù)，就可使用UBV。網(wǎng)絡(luò)處理器跟上該幀(這些幀)需要的那些排并且只訪問為給定幀所需要的那些排。網(wǎng)絡(luò)處理器具有判優(yōu)模式，該模式查看給定時間需要讀的所有幀并且對在任何需要“a”訪問的幀之間的所有的“a”排判優(yōu)。它還對所有的“b”、“c”和“d”排判優(yōu)，從而對任何給定幀只取必須的各個排，決不浪費任何DRAM帶寬。一旦對給定緩沖器處理了所有的排，網(wǎng)絡(luò)處理器就可接著移到該幀的下一個緩沖器(或者下一個幀，若位于當前幀的結(jié)束處)?？蓪ψx和寫都使用UBV模式，從而減少任何對DRAM的無用的排訪問。采用UBV模式可有效地提高DRAM的可使用總帶寬，對小的幀提高75％(假定每幀平均使用1.5個緩沖器)和對長幀提高1％。在這二個極端之間的幀尺寸獲利在75％和1％之間，取決于實際的幀尺寸。
現(xiàn)參照圖1，其中示出支持全讀和全寫程序的DRAM芯片時序圖。該圖示出133兆赫時鐘的一個20個周期14a-14t的單元12。10個相連周期16代表“讀”窗口，而下十個周期構(gòu)成“寫”窗口18。請注意，對于隨機訪問，有可能某些“讀”轉(zhuǎn)化成“寫”窗口，并且反之亦然。圖中未出行地址選通(RAS)20和列地址選通(CAS)22。RAS行和CAS行說明讀一行或一列數(shù)據(jù)花費的時間長度。該時間稱為RAS/CAS執(zhí)行時間。較短的執(zhí)行時間導致較大的數(shù)據(jù)傳送率。每一次RAS記入一行，它激活在BA行24中示出的數(shù)據(jù)排中的一排。業(yè)內(nèi)人士周知選通的細節(jié)和操作，無須更多解釋。
圖1的底部是數(shù)據(jù)行30，其中示出“讀”模式32下的4排數(shù)據(jù)“aaaa”、“bbbb”、“cccc”和“dddd”以及“寫”模式34下的4排數(shù)據(jù)“aaaa”、“bbbb”、“cccc”和“dddd”。寫使能(WE)信號40領(lǐng)先于每個“寫”數(shù)據(jù)排的寫一個周期。
本發(fā)明提出的另一個模式是允許網(wǎng)絡(luò)處理器對DRAM的“隨機”“讀”和“寫”訪問。由于“隨機”訪問減小總帶寬，故最好不對數(shù)據(jù)移動使用該模式，而替之以對某種類型的控制信息應(yīng)用該模式。為了使網(wǎng)絡(luò)處理器以更為隨機的方式訪問DRAM，網(wǎng)絡(luò)處理器必須按如下所述對所需的對DRAM的訪問排序按上面示出的那樣使用基本“讀”窗口和“寫”窗口。在“讀”窗口期間，對任何需要執(zhí)行的“讀”的UBV判優(yōu)賦予優(yōu)先。在“寫”窗口期間，對任何需要執(zhí)行的“寫”的UBV判優(yōu)賦予優(yōu)先。通過對不同類型的訪問賦予優(yōu)先，將最少地干擾DRAM周期。若網(wǎng)絡(luò)處理器在給定排的訪問期間不具有正確的要執(zhí)行的訪問類型，則把對該排的訪問給予另一個網(wǎng)絡(luò)處理器。對于下一個排， 需要修改判優(yōu)。若下一個排訪問類似于上一個排訪問(“讀”跟著“讀”，或“寫”跟著“寫”)，則系統(tǒng)根據(jù)判優(yōu)把優(yōu)先賦予具有類似訪問的網(wǎng)絡(luò)處理器。若不能得到類似的訪問，則系統(tǒng)跳過下一個排以履行DRAM時序規(guī)則。該模式允許網(wǎng)絡(luò)處理器具有“隨機式”訪問并仍履行DRAM規(guī)則。
當處理通過以太網(wǎng)的數(shù)據(jù)傳送時，這種類似隨機的訪問是特別有好處的。在以太網(wǎng)中，最小的幀尺寸是64字節(jié)的用戶數(shù)據(jù)。在其上至少添加用于地址和指令的附加的12字節(jié)的內(nèi)務(wù)操作。典型地，每個幀劃分成64字節(jié)的包，各包用獨立地址重新裝配。根據(jù)本發(fā)明的隨機訪問型特征，對給定的數(shù)據(jù)排，某網(wǎng)絡(luò)處理器不具有正確的訪問類型(“讀”或“寫”)時，則系統(tǒng)會搜索其它網(wǎng)絡(luò)處理器以找到一個和對該排的訪問匹配的網(wǎng)絡(luò)處理器。若存在不止一個，則根據(jù)判優(yōu)模式對其中的一個處理器賦予優(yōu)先，從而不會短路和丟失“讀”或“寫”機會。該選定的處理器接著讀該排或者對該排寫，然后訪問下一個排。若該下一個排具有和剛訪問過的排相同的“讀”方式或“寫”方式，則對該排賦予優(yōu)先。然后，若方式不同，則跳過該排數(shù)據(jù)并把訪問給予下個一排，而不論其方式是什么。
盡管根據(jù)采用一對DDR DRAM來改進數(shù)據(jù)傳送說明了本發(fā)明，但應(yīng)理解對于更寬的總線和更大的數(shù)據(jù)傳送可采用多于二個的DRAM芯片。然而，在實踐中，若DRAM芯片的數(shù)量太大，則可能不能在及時方式下傳送大量的數(shù)據(jù)，并且浪費帶寬。此外，本發(fā)明是在20個周期的DRAM時鐘下描述的。然而，本發(fā)明也可應(yīng)用于其它時序。
盡管結(jié)合實施例說明了本發(fā)明，但根據(jù)上面的原理對于業(yè)內(nèi)人士來說，許多更替、修改和變型是明顯的。從而，本發(fā)明的意圖是包含這些在附屬權(quán)利要求書的精神和范圍之內(nèi)的更替、修改和變型。
權(quán)利要求
1．一種采用動態(tài)隨機存取存儲器(DRAM)存儲的用于多個網(wǎng)絡(luò)處理器的改進型數(shù)據(jù)傳送系統(tǒng)，包括a)一對并行的DDR DRAM芯片，每塊芯片能在時鐘的上升沿和下降沿移動數(shù)據(jù)；以及b)一個多路復用器，其允許在所述時鐘的每20個周期的單元期間由每個網(wǎng)絡(luò)處理器“讀”四個數(shù)據(jù)存儲體，并接著由每個網(wǎng)絡(luò)處理器“寫”四個存儲體。
2．依據(jù)權(quán)利要求1的系統(tǒng)，還包括一條串行總線和一些流水線，用于在二個DDR DRAM和各個網(wǎng)絡(luò)處理器之間傳送“讀”的數(shù)據(jù)和“寫”的數(shù)據(jù)。
3．依據(jù)權(quán)利要求1的系統(tǒng)，還包括多個固定尺寸的數(shù)據(jù)存儲緩沖器。
4．依據(jù)權(quán)利要求3的系統(tǒng)，其中每個緩沖器都是一個64字節(jié)的緩沖器，并且每個存儲體都構(gòu)成1/4的數(shù)據(jù)存儲DRAM。
5．一種供網(wǎng)絡(luò)處理器使用的存儲和移動數(shù)據(jù)的方法，包括步驟a)把數(shù)據(jù)存儲到并行工作并具有同步時鐘的第一和第二DDRDRAM芯片中；b)建立由DDR DRAM時鐘的各個重復單元中的預定數(shù)量的周期組成的數(shù)據(jù)移動模式；c)把該模式中的一組相連周期指定為“讀”窗口期間的全“讀”，以及d)把該模式中的第二組相連周期指定為“寫”窗口期間的全“寫”。
6．依據(jù)權(quán)利要求5的方法，包括把來自各讀窗口或來自各寫窗口的數(shù)據(jù)存儲到緩沖器中的數(shù)據(jù)存儲里的附加步驟。
7．依據(jù)權(quán)利要求6的方法，包括多個緩沖器，其中每個窗口包括64字節(jié)的數(shù)據(jù)串并且每個緩沖器具有64字節(jié)的存儲容量。
8．依據(jù)權(quán)利要求5的方法，還包括形成流水線的步驟，以允許在“讀”窗口期間讀四排數(shù)據(jù)并接著在“寫”窗口期間寫四排數(shù)據(jù)。
9．依據(jù)權(quán)利要求8的方法，其中按64字節(jié)的串，讀或?qū)憯?shù)據(jù)。
10．一種用于網(wǎng)絡(luò)服務(wù)器的判優(yōu)方法，以便為該網(wǎng)絡(luò)處理器所服務(wù)的多個幀提供與幀尺寸無關(guān)的高帶寬數(shù)據(jù)移動，該方法包括步驟為讀DRAM芯片中的各個排a、b、c、d而建立時隙，并且為寫各個排a、b、c、d而建立分立的時隙；確定對給定幀需要讀哪些排和需要寫哪些排；僅訪問所述給定幀所要求的那些排；在每個時隙期間檢索所有需要“讀”訪問的幀；在所有需要對“a”排“讀”訪問的幀之間對所有的“a”排判優(yōu)；以及順序地為需要訪問“b”、“c”、“d”排的幀對所有的“b”、“c”和“d”排判優(yōu)。
11．依據(jù)權(quán)利要求10的判優(yōu)方法，還包括對所有需要“寫”訪問的幀，重復步驟d)、e)和f)。
12．一種向網(wǎng)絡(luò)處理器提供對DRAM芯片的多個排a,b,c…進行隨機“讀”“寫”訪問的方法，包括步驟a)在“讀”窗口期間，進行判優(yōu)以把優(yōu)先給予用于需要履行任何“讀”命令的排“a”，b)若不能在排“a”中達到“讀”訪問，則把“寫”命令的訪問給予排“a”，并且b1)把“寫”訪問給予下一個排“b”，c)若對排“b”的訪問不同于對排“a”的訪問，則繞過排“b”并授予對排“c”的訪問；以及d)修改判優(yōu)以賦予排“c”優(yōu)先，而不論排“c”為“讀”或“寫”。
13．依據(jù)權(quán)利要求12的方法，其中若在步驟a)可從排“a”得到“讀”訪問，則在“a”排被讀后賦予排“b”“讀”訪問。
14．依據(jù)權(quán)利要求12的方法，其中在“寫”窗口期間重復步驟a)-d)。
15．依據(jù)權(quán)利要求12的方法，包括對控制信息使用隨機訪問。
全文摘要
在幾個方面增強網(wǎng)絡(luò)處理器把數(shù)據(jù)移動到計算機系統(tǒng)中使用的動態(tài)隨機存取存儲器(DRAM)芯片中和從其中移動數(shù)據(jù)的能力。在本發(fā)明的一個方面中,并行地用二個雙數(shù)據(jù)率DRAM使帶寬加倍,從而提高數(shù)據(jù)吞吐率。通過網(wǎng)絡(luò)處理器為DRAM時鐘的每次重復設(shè)置4個全“讀”的排和4個全“寫”的排,可進一步改進數(shù)據(jù)的移動。公開一種由網(wǎng)絡(luò)處理器隨機化“讀”和“寫”訪問的模式。該模式特別適用于諸如以太網(wǎng)之類的采用可變幀尺寸的網(wǎng)絡(luò)。
文檔編號G06F12/00GK1303050SQ0013700
公開日2001年7月11日 申請日期2000年12月27日 優(yōu)先權(quán)日2000年1月4日
發(fā)明者布賴恩·M·巴斯, 吉恩·L·卡爾維納克, 邁科·C·海蒂斯, 史蒂文·K·詹金斯, 邁克爾·S·西格爾, 邁克爾·R·特朗布利, 法布里斯·J·韋普蘭肯 申請人:國際商業(yè)機器公司