專利名稱：一種基于fpga的誤碼測試系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及通信領域，尤其涉及一種基于FPGA的誤碼測試系統(tǒng)。
背景技術：
在信息高速發(fā)展的今天，通信無疑已經(jīng)成為人們生活中不可缺少的部分。尤其是 數(shù)字通信，它以抗干擾能力強，高質(zhì)量的遠距離傳輸，以及便于與計算機連接，易于加密等 優(yōu)點已經(jīng)成為現(xiàn)代信息傳輸?shù)闹匾侄危译S著大規(guī)模集成電路的廣泛應用，使得數(shù)字 通信得到了突飛猛進的發(fā)展。其傳輸?shù)目煽啃詣t顯得尤為重要。與此同時，由于集成電路 的發(fā)展，F(xiàn)PGA也得到了飛速發(fā)展，應用范圍越來越廣，但由于整體成本還是比較高，F(xiàn)PGA主 要應用于航天航空，儀器制造，通信等高端領域。由于集成電路工藝的進步和提高，60nm， 40nm,甚至28nm工藝已經(jīng)成熟的運用在FPGA制造上。而要把信源從發(fā)送端傳輸?shù)浇邮斩耍?比如遠距離傳輸中，可能是位于地球的另外一端，或者衛(wèi)星信號，實現(xiàn)可靠傳輸，傳輸中的 誤碼率即成了衡量數(shù)字通信系統(tǒng)的重要指標。所謂誤碼率是指在傳輸過程中發(fā)生誤碼的概 率，實際工程中的計算方法是取一段足夠長的傳輸時間，求這段時間內(nèi)接收碼元中誤碼的 個數(shù)與接收的總碼元個數(shù)之比。誤碼率的大小由通路的系統(tǒng)特性和信道質(zhì)量決定，要定量 了解系統(tǒng)的運行質(zhì)量，就需要對其誤碼率進行測量。現(xiàn)有技術中常見序列同步方法有滑動 相關法，序列相關法和SAW器件捕捉法等。但是這些方法都存在實現(xiàn)結(jié)構(gòu)復雜，同步時間 長等缺點。
發(fā)明內(nèi)容
本發(fā)明的目的就在于提供一種基于FPGA的誤碼測試方法，該方法能靈活、快速的 對數(shù)字通信過程中的誤碼進行測試。為了實現(xiàn)上述目的，本發(fā)明采用的技術方案是這樣的一種基于FPGA的誤碼測試 系統(tǒng)，所述系統(tǒng)包括包括碼元序列同步模塊、誤碼計數(shù)器、用戶碼產(chǎn)生模塊和PRBS模塊；其中碼元序列同步模塊用于實現(xiàn)接收碼元與本地碼元的同步；其中誤碼計數(shù)器用 于統(tǒng)計某個時間段的碼元錯誤數(shù)；用戶碼產(chǎn)生模塊用于產(chǎn)生用于自定義碼；PRBS模塊產(chǎn)生 PRBS碼元。根據(jù)本發(fā)明的實施例，該系統(tǒng)還包括誤碼插入模塊，用于發(fā)送端向數(shù)據(jù)中插入誤碼。根據(jù)本發(fā)明的實施例，F(xiàn)PGA和上位計算機之間的通行通過MCU通信。根據(jù)本發(fā)明的實施例，所述PRBS模塊包括兩個PRBS碼生成器，其中一個用于產(chǎn)生 發(fā)射的碼流，另外一個PRBS碼生成器用于產(chǎn)生與接收到得碼流比較的PRBS碼源序列。根據(jù)本發(fā)明的實施例，所述PRBS碼生成器采用64路并行，相位逐位差1個相位的 并行的PRBS序列，生成相位固定的64路的PRBS碼。根據(jù)本發(fā)明的實施例，所述PRBS碼生成器產(chǎn)生PRBS序列符合PRBS發(fā)生方程式。
根據(jù)本發(fā)明的實施例，所述PRBS碼生成器產(chǎn)生的是m序列，m從3到31。
根據(jù)本發(fā)明的實施例，所述用戶碼產(chǎn)生模塊用于產(chǎn)生用戶定義碼，用戶自定義數(shù) 據(jù)最大長度為512bit，最小長度為4bit。根據(jù)本發(fā)明的實施例，在接收到測試數(shù)據(jù)以后，通過碼元序列同步模塊來實現(xiàn)接 收碼元與本地碼元的同步。根據(jù)本發(fā)明的實施例，所述碼元序列同步模塊同步PRBS序列過程包括同步捕獲狀態(tài)機發(fā)出PRBS序列裝載脈沖，把接收到的PRBS碼元序列做為種子裝 載到本地的PRBS碼生成器中；本地的PRBS碼并行電路就會產(chǎn)生與接收到得PRBS碼鏡像的碼元，鏡像碼元和接 收碼元在相位上會相差若干個時鐘，把收端碼元采用延時電路，使得接收的PRBS和本地的 新產(chǎn)生PRBS碼元時鐘上同步。根據(jù)本發(fā)明的實施例，所述碼元序列同步模塊同步PRBS序列過程通過延時實現(xiàn) 延時后的接收的PRBS碼和本地產(chǎn)生的PRBS碼送到比較器中取異或，然后發(fā)出開始統(tǒng)計誤 碼個數(shù)脈沖，延時一定時間后，及等待數(shù)個接收時鐘之后，此時及接收到總碼元數(shù)等于時鐘 數(shù)乘上并行的路數(shù)，同時讀取統(tǒng)計的誤碼個數(shù)，如果誤碼率大于設定的最大的誤碼或者是 門值，則重新發(fā)出同步裝載脈沖，直到誤碼率小于給定的門值為止。根據(jù)本發(fā)明的實施例，所述誤碼計數(shù)器包括一路信號對時鐘計數(shù)，一路信號對誤 碼一個時鐘下的誤碼總數(shù)計數(shù)，誤碼計算分為總碼元計算和誤碼數(shù)計算，誤碼率等于累加 的誤碼數(shù)/(時鐘*并行路數(shù))。作為本發(fā)明的優(yōu)選，所述誤碼插入模塊在發(fā)送端的64路并行數(shù)據(jù)中最末一位固 定與1異或。作為本發(fā)明的優(yōu)選，MCU和FPGA之間的連接方式通過虛擬并口 EPP、RS串口或IIC 模式。作為本發(fā)明的優(yōu)選，所述PRBS碼時鐘為在155MHz 185MHz。根據(jù)本發(fā)明的實施例可以理解，所述誤碼測試系統(tǒng)包括環(huán)回功能啟動PRBS碼電 路后，會同時產(chǎn)生并行的64路得PRBS碼，經(jīng)過發(fā)送電路，轉(zhuǎn)換成16的并行數(shù)據(jù)流發(fā)送到外 部的高速的^rDes并串轉(zhuǎn)換芯片，經(jīng)過krDes轉(zhuǎn)換成一路高速的數(shù)據(jù)信號連續(xù)地發(fā)送；發(fā) 送到外部的數(shù)據(jù)，經(jīng)過外部電路或者光路，轉(zhuǎn)換成高速的電信號環(huán)回，環(huán)回信號作為測試數(shù) 據(jù)。與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于1、本發(fā)明運用FPGA內(nèi)部可以運行的時鐘、乘法器單元、集成了串行收發(fā)器，以及 靈活的可配置I/O 口，兼容廣泛的電路接口標準，數(shù)量大的IO引腳，內(nèi)部豐富的邏輯單元， 大容量的存儲單元，使得在FPGA內(nèi)部可以進行復雜的邏輯運算和高速的串行通信和方面 的外部連接，以前需要多塊集成電路完成的工作，都能集中在一個FPGA內(nèi)部完成。這樣提 高了設計的靈活性，項目設計的修改可以不需要重先去設計電路板，布線，花費很多周期。2、本發(fā)明的誤碼測試方法運用FPGA的集成和靈活性，提升了對傳統(tǒng)電路、儀器、 通信協(xié)議設計的理念，能運用在生產(chǎn)線和研發(fā)中作為誤碼測試的儀器的主控芯片。
圖1為本發(fā)明FPGA功能款圖2為本發(fā)明的的PRBS序列發(fā)生原理圖；圖3為本發(fā)明的用戶自定義碼產(chǎn)生電路圖；圖4為本發(fā)明的的PRBS序列同步捕獲方案圖；圖5為本發(fā)明的的PRBS序列同步狀態(tài)轉(zhuǎn)移圖；圖6為本發(fā)明的中誤碼統(tǒng)計電路；圖7為本發(fā)明的誤碼0和誤碼1的統(tǒng)計電路。
具體實施方式
下面將結(jié)合附圖和具體實施對本發(fā)明作進一步說明；參見圖1所示的FPGA誤碼測試功能框圖。包括SFI-41接收接口、碼元序列同步 模塊、誤碼計數(shù)器、用戶碼產(chǎn)生模塊、PRBS模塊、誤碼插入模塊和SPF-41發(fā)射接口。其中碼元序列同步模塊用于實現(xiàn)接收碼元與本地碼元的同步；其中誤碼計數(shù)器用 于統(tǒng)計某個時間段的碼元錯誤數(shù)；用戶碼產(chǎn)生模塊用于產(chǎn)生用于自定義碼；PRBS模塊產(chǎn)生 PRBS碼元；誤碼插入模塊用于發(fā)送端向數(shù)據(jù)中插入誤碼?；趫D1所示的FPGA的誤碼測試方法，高速數(shù)據(jù)在進入FPGA之前先進行串并轉(zhuǎn) 換，串并轉(zhuǎn)換由外部的高速收發(fā)芯片完成，F(xiàn)PGA和高速IC的接口為SFP-41，F(xiàn)PGA作為邏輯 電路內(nèi)核，首先產(chǎn)生并行的多路數(shù)據(jù)，在數(shù)據(jù)發(fā)送出去的時候，把FPGA產(chǎn)生的并行數(shù)據(jù)經(jīng) 過并串轉(zhuǎn)換，從SFP-4. 1接口和外部IC連接。發(fā)送到外面的數(shù)據(jù)為高速的二進制數(shù)據(jù)，即 “0”，“ 1”組成的數(shù)據(jù)流，而這二進制數(shù)據(jù)正是信息在計算機中存儲的方式，通信的作用就是 要完成信息的交換和共享，所以就要把這二進制數(shù)據(jù)完成發(fā)送和接收，這部分數(shù)據(jù)通信網(wǎng) 中的數(shù)據(jù)鏈路層的功能。而本發(fā)明的測試儀器并不直接發(fā)送實際的信息，采用通用的標準， 發(fā)送M序列，根據(jù)統(tǒng)計和計算，在M序列中的發(fā)送和接收中0和1的數(shù)量相等；或者個別根 于測試的需求發(fā)送用戶自行定義的一串由0和1組成的碼元序列。用M序列，或者用戶定 義序列，作為誤碼測試中的發(fā)送和接收數(shù)據(jù)，去完成誤碼測試的評估。發(fā)送到外部的高速 的收發(fā)芯片。在誤碼測試中多路數(shù)據(jù)采用PRBS碼或用戶自定義碼，所述用戶自定于碼序 列長度最長為512比特；在時鐘和并行電路的控制下，通過PRBS發(fā)生器產(chǎn)生與接收端同相 位的PRBS碼；再經(jīng)過同步判斷，實現(xiàn)碼元同步；然后進行誤碼統(tǒng)計，并將誤碼的計算值傳到 MCU 上。參見圖1所示的FPGA誤碼測試功能框圖包括發(fā)送部分SFI-4. 1發(fā)送接口、接收 部分SFP-4. 1接收接口、誤碼插入部分、PRBS碼或者用戶碼產(chǎn)生電路、誤碼計數(shù)電路和碼元 同步電路。上電后MCU完成外部芯片的初始化并配置速率和串并轉(zhuǎn)換的通道數(shù)，然后通過 FPGA的初始化來完成速率和碼型的設置。啟動PRBS碼電路后，在時鐘的節(jié)拍下，會同時產(chǎn) 生并行的64路得PRBS碼，經(jīng)過SFP-4. 1發(fā)送電路，轉(zhuǎn)換成16的并行數(shù)據(jù)流發(fā)送到外部的 高速的SerDes并串轉(zhuǎn)換芯片，經(jīng)過SerDes轉(zhuǎn)換成一路IOG的數(shù)據(jù)信號連續(xù)地發(fā)送。發(fā)送 的時候可以在發(fā)送數(shù)據(jù)中插入1比特的誤碼，這部分電路在誤碼插入電路中完成。發(fā)送到 外部的數(shù)據(jù)，經(jīng)過外部電路或者光路，轉(zhuǎn)換成高速的電信號環(huán)回，環(huán)回信號可以作為測試數(shù) 據(jù)，需要說明的是，采用環(huán)回信號方式是誤碼測試的方法，去評估通信接收裝置和發(fā)送裝置 的通信指標。如果只使用發(fā)端功能，發(fā)端的IOG的電信號僅作為數(shù)據(jù)源的，可以用做評估通 信發(fā)送裝置眼圖的信號源。測試數(shù)據(jù)由FPGA外部的SerDes芯片完成串并轉(zhuǎn)換，把IOG的高速數(shù)據(jù)信號轉(zhuǎn)換成16路，F(xiàn)PGA通過SFP-4. 1接口收到16路的并行數(shù)據(jù)和隨路時鐘。16 路的數(shù)據(jù)經(jīng)過SFP-4. 1接口和FPGA內(nèi)部的解串器，轉(zhuǎn)化成64路的并行數(shù)據(jù)，在每個接收時 鐘均接收到64位的碼元序列。同步電路將接收的碼元序列和本地的碼元序列進行同步。同 步后的接收碼元序列和本地碼元序列進行一對一的比特的比對，就可以得到誤碼計數(shù)，這 部分在誤碼計數(shù)器中完成。最后再由MCU把誤碼率傳給上位機，及完成了誤碼測試。整個 系統(tǒng)的控制均是通過上位機發(fā)出命令去操作MCU，MCU接收指令通過虛擬并訪問FPGA和操 作。在FPGA內(nèi)部直接實現(xiàn)10(ihZ的電路目前是不可能的。只能采取并行實現(xiàn)的方法， 并行的位數(shù)越多，則要求的頻率越低，但是電路越復雜。目前在FPGA內(nèi)部是以64路并行地 實現(xiàn)m序列，并且要求工作在185MHz，這是FPGA設計和布局布線的一大難點。PRBS碼由PRBS碼生成器發(fā)出，所述PRBS碼生成器設計了兩個，其中一個用于產(chǎn)生 發(fā)射的碼流，另外一個PRBS碼生成器用于產(chǎn)生與接收到得碼流比較的PRBS碼源序列。兩 個PRBS碼生成器的原理一樣，本案中都采用64路并行，兩個PRBS碼發(fā)生器所產(chǎn)生的碼元 的相位不同，碼元每滯后一個時鐘稱為碼元相位滯后一位。碼元相位取決于PRBS碼生成寄 存器的初始值，這個初始值，即種子碼，種子碼相差一個相位，使生成的碼元相差一個相位。高速誤碼測試中，PRBS碼生成型必須采用并行電路，同時生成相位固定的64路的 PRBS碼。64路PRBS發(fā)生器在每個時鐘都產(chǎn)生一位。在一個時鐘下，組成64路的PRBS碼 并行數(shù)據(jù)，這64路PRBS碼依次按照固定的連續(xù)的相位產(chǎn)生，也就是說這64路同時產(chǎn)生的 PRBS碼的順序，和一路PRBS碼在64個時鐘下產(chǎn)生的碼元序列要一致，否則就不是完整的 PRBS碼。通過這種方式，實現(xiàn)了并行的相位逐位差1個相位的并行的PRBS序列。PRBS的產(chǎn)生符合必須PRBS發(fā)生方程式，其需要產(chǎn)生155MHz，64路的m序列并行數(shù) 據(jù)，目前可作的m序列從3到31。在FPGA內(nèi)部，先將各個m序列單獨實現(xiàn)，每個m序列都是 彼此獨立的單元，一個時鐘周期都會同時產(chǎn)生64路得并行數(shù)據(jù)。各個m序列產(chǎn)生的64路 的并行數(shù)據(jù)，最后通過一個多路選擇器選擇需要發(fā)送的m序列。生成PRBS碼必須符合如下的方程式，如下表1為典型的PRBS碼產(chǎn)生方程式
權(quán)利要求
1.一種基于FPGA的誤碼測試系統(tǒng)，其特征在于，所述系統(tǒng)包括包括碼元序列同步模 塊、誤碼計數(shù)器、用戶碼產(chǎn)生模塊和PRBS模塊；其中碼元序列同步模塊用于實現(xiàn)接收碼元與本地碼元的同步；其中誤碼計數(shù)器用于統(tǒng) 計某個時間段的碼元錯誤數(shù)；用戶碼產(chǎn)生模塊用于產(chǎn)生用于自定義碼；PRBS模塊產(chǎn)生PRBS 碼元。
2.如權(quán)利要求1所述的誤碼測試系統(tǒng)，其特征在于，該系統(tǒng)還包括誤碼插入模塊，用于 發(fā)送端向數(shù)據(jù)中插入誤碼。
3.如權(quán)利要求2所述的誤碼測試系統(tǒng)，其特征在于，F(xiàn)PGA和上位計算機之間的通行通 過MCU通信。
4.如權(quán)利要求1至3之一所述的誤碼測試系統(tǒng)，其特征在于，所述PRBS模塊包括兩個 PRBS碼生成器，其中一個用于產(chǎn)生發(fā)射的碼流，另外一個PRBS碼生成器用于產(chǎn)生與接收到 得碼流比較的PRBS碼源序列。
5.如權(quán)利要求4所述的誤碼測試系統(tǒng)，其特征在于，所述PRBS碼生成器采用64路并 行，相位逐位差1個相位的并行的PRBS序列，生成相位固定的64路的PRBS碼。
6.如權(quán)利要求5所述的誤碼測試系統(tǒng)，其特征在于，所述PRBS碼生成器產(chǎn)生PRBS序列 符合PRBS發(fā)生方程式。
7.如權(quán)利要求6所述的誤碼測試系統(tǒng)，其特征在于，所述PRBS碼生成器產(chǎn)生的是m序 列，m從3到31。
8.如權(quán)利要求1所述的誤碼測試系統(tǒng)，其特征在于，所述用戶碼產(chǎn)生模塊用于產(chǎn)生用 戶定義碼，用戶自定義數(shù)據(jù)最大長度為512bit，最小長度為4bit。
9.如權(quán)利要求1至8所述的誤碼測試系統(tǒng)，其特征在于，在接收到測試數(shù)據(jù)以后，通過 碼元序列同步模塊來實現(xiàn)接收碼元與本地碼元的同步。
10.如權(quán)利要求9所述的誤碼測試系統(tǒng)，其特征在于，所述碼元序列同步模塊同步PRBS 序列過程包括同步捕獲狀態(tài)機發(fā)出PRBS序列裝載脈沖，把接收到的PRBS碼元序列做為種子裝載到 本地的PRBS碼生成器中；本地的PRBS碼并行電路就會產(chǎn)生與接收到得PRBS碼鏡像的碼元，鏡像碼元和接收碼 元在相位上會相差幾個時鐘，把收端碼元采用延時電路，使得接收的PRBS和本地的新產(chǎn)生 PRBS碼元時鐘上同步。
11.如權(quán)利要求10所述的誤碼測試系統(tǒng)，其特征在于，所述碼元序列同步模塊同步 PRBS序列過程通過延時實現(xiàn)延時后的接收的PRBS碼和本地產(chǎn)生的PRBS碼送到比較器中 取異或，然后發(fā)出開始統(tǒng)計誤碼個數(shù)脈沖，延時一定時間后，讀取統(tǒng)計的誤碼個數(shù)，如果誤 碼率大于設定的最大的誤碼或者是門值，則重新發(fā)出同步裝載脈沖，直到誤碼率小于給定 的門值為止。
12.如權(quán)利要求9所述的誤碼測試系統(tǒng)，其特征在于，所述誤碼計數(shù)器包括一路信號 對時鐘計數(shù)，一路信號對誤碼一個時鐘下的誤碼總數(shù)計數(shù)，誤碼計算分為總碼元計算和誤 碼數(shù)計算，誤碼率等于累加的誤碼數(shù)/(時鐘*并行路數(shù))。
13.如權(quán)利要求9所述的誤碼測試系統(tǒng)，其特征在于，所述誤碼插入模塊在發(fā)送端的64 路并行數(shù)據(jù)中最末一位固定與1異或。
14.如權(quán)利要求1至12之一所述的誤碼測試系統(tǒng)，其特征在于，MCU和FPGA之間的連 接方式通過虛擬并口 EPP、RS串口或IIC模式。
15.如權(quán)利要求13所述的誤碼測試系統(tǒng)，其特征在于，所述PRBS碼時鐘為在155MHz 185MHz。
16.如權(quán)利要求1至13之一所述的誤碼測試系統(tǒng)，其特征在于，所述誤碼測試系統(tǒng)包括 環(huán)回功能啟動PRBS碼電路后，會同時產(chǎn)生并行的64路得PRBS碼，經(jīng)過發(fā)送電路，轉(zhuǎn)換成 16的并行數(shù)據(jù)流發(fā)送到外部的高速的SerDes并串轉(zhuǎn)換芯片，經(jīng)過SerDes轉(zhuǎn)換成一路高速 的數(shù)據(jù)信號連續(xù)地發(fā)送；發(fā)送到外部的數(shù)據(jù)，經(jīng)過外部電路或者光路，轉(zhuǎn)換成高速的電信號 環(huán)回，環(huán)回信號作為測試數(shù)據(jù)。
全文摘要
本發(fā)明公開了一種基于FPGA的誤碼測試系統(tǒng)，所述系統(tǒng)包括碼元序列同步模塊、誤碼計數(shù)器、用戶碼產(chǎn)生模塊和PRBS模塊；其中碼元序列同步模塊用于實現(xiàn)接收碼元與本地碼元的同步；其中誤碼計數(shù)器用于統(tǒng)計某個時間段的碼元錯誤數(shù)；用戶碼產(chǎn)生模塊用于產(chǎn)生用于自定義碼；PRBS模塊產(chǎn)生PRBS碼元。本發(fā)明的誤碼測試系統(tǒng)運用FPGA的集成和靈活性，提升了對傳統(tǒng)電路、儀器、通信協(xié)議設計的理念，能運用在生產(chǎn)線和研發(fā)中作為誤碼測試的儀器的主控芯片。
文檔編號H04L12/26GK102143023SQ201110072260
公開日2011年8月3日 申請日期2011年3月24日 優(yōu)先權(quán)日2011年3月24日
發(fā)明者向剛, 朱富 申請人:索爾思光電(成都)有限公司