一種用于增強esd性能的io電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于芯片的技術(shù)領(lǐng)域，特別涉及具有ESD性能的1電路。
【背景技術(shù)】
[0002]1電路是集成電路與外部電路連接的橋梁，在發(fā)生ESD (Electro-StaticDischarge靜電放電)時，1電路起到保護自身和內(nèi)部電路的作用。如果1電路不能將靜電及時有效釋放，那么將導(dǎo)致集成電路失效。提高1電路的ESD性能，使得集成電路需具備一定的ESD水平，避免在生產(chǎn)、運輸、應(yīng)用等環(huán)節(jié)失效。
[0003]想要釋放靜電，就要給靜電提供一條低阻路徑。常規(guī)的方法是，利用大尺寸NMOS或者PMOS的源漏擊穿，觸發(fā)寄生BJT導(dǎo)通而進入snapback，并在二次擊穿點前，將靜電及時有效釋放。這種方法，由于涉及器件擊穿，觸發(fā)電壓很高，能達到的ESD水平有限，可靠性差。
[0004]專利申請201310636544.2，公開了一種一種雙模靜電放電保護I/O電路，在該發(fā)明中一級保護電路與二級保護電路協(xié)同設(shè)計，提供ESD大電流放電通路的同時，通過雙向電壓箝位保護技術(shù)，實現(xiàn)對內(nèi)核電路的全面保護，通過限流保護技術(shù)，實現(xiàn)對ESD電路本身的保護。該發(fā)明對人體模型放電和電子槍模型放電兩種不同的放電模式都可以提供針對性的放電通路和針對性的保護，為一種雙模靜電放電保護I/O電路。然而該電路雖然通過一級保護電路與二級保護電路來實現(xiàn)對ESD電路本身的保護，但是由于涉及器件擊穿，觸發(fā)電壓很高，能達到的ESD水平有限。存在被擊穿的風險，可靠性差。在ESD要求較高時，ESD保護器件所占用的面積比較大；進一步的，在要求驅(qū)動能力時，需要額外增加驅(qū)動器件，更使電路面積大大增加。

【發(fā)明內(nèi)容】

[0005]為解決上述問題，本發(fā)明的目的在于提供一種用于增強ESD性能的1電路，該電路能夠增強1電路的ESD性能，且有效地控制MOS管的使用，減少電路面積。
[0006]本發(fā)明的另一個目的在于提供一種用于增強ESD性能的1電路，該電路結(jié)構(gòu)簡單，易于實現(xiàn)，能夠大大降低成本。
[0007]為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下。
[0008]一種用于增強ESD性能的1電路，其包括檢測電路、前級驅(qū)動電路、ESD保護管和1驅(qū)動管。所述檢測電路由電阻和電容串聯(lián)構(gòu)成，所述前級驅(qū)動電路由尺寸適中的MOS構(gòu)成，所述ESD保護管和1驅(qū)動管復(fù)用并由大尺寸NMOS和大尺寸PMOS構(gòu)成。電阻R和電容C構(gòu)成檢測電路，能夠檢測ESD事件，并作為前級驅(qū)動的輸入；前級驅(qū)動電路控制大尺寸NMOS和大尺寸PMOS的開關(guān)；大尺寸NMOS及大尺寸PM0S，在ESD事件中及時有效的釋放靜電，而在正常工作中作為1電路的驅(qū)動管。大尺寸NMOS及大尺寸PMOS，在ESD事件中，為導(dǎo)通狀態(tài)，避免了器件擊穿，觸發(fā)電壓很低，將靜電及時有效的釋放，大大增強了電路的ESD性能；與常規(guī)方法相比，要達到同等ESD水平，所需要的NMOS和PMOS面積大為減小，并通過ESD保護器件與驅(qū)動管復(fù)用，更為有效地減小電路面積。
[0009]所述1電路，其還包括有ESD 二級保護電路，所述ESD 二級保護電路設(shè)置于1電路的后部，位于1電路的內(nèi)部電路與輸出的外部引腳V1之間。
[0010]所述的電阻可以為多種等效形式，比如多晶電阻、擴散電阻、夾斷電阻、晶體管等效電阻的任意一種或幾種的組合；所述電容，也可以為多種等效形式，比如井電容、MOS電容、多晶電容、金屬電容等任意一種或幾種的組合。
[0011]所述電阻Rl和電容Cl組成的第一 ESD檢測電路，所述電阻R2和電容C2組成的第二 ESD檢查電路，第一 ESD檢測電路與第二 ESD檢測電路并聯(lián)于驅(qū)動電路之前，兩者的RC時間常數(shù)設(shè)計在0.01?l.0us，用以區(qū)分ESD事件和正常上電。
[0012]所述電阻Rl電容Cl組成第一 ESD檢測電路；R1 —端與電源連接，另一端與Cl連接；C1 一端與地連接，另一端與Rl連接；大尺寸麗I的前級驅(qū)動由兩個NMOS管麗2、麗3和一個PMOS管MP4組成；其中，NMOS管麗2柵極連接到Rl和Cl的連接節(jié)點，NMOS管麗2源極與地連接，NMOS管麗2漏極與NMOS管麗3源極連接；NM0S管麗3柵極與內(nèi)部電路連接，NMOS管MN3源極與NMOS管MN2漏極連接，NMOS管MN3漏極與PMOS管MP4漏極連接；PM0S管MP4柵極與內(nèi)部電路連接，PMOS管MP4源極與電源連接，PMOS管MP4漏極與NMOS管MN3漏極連接；大尺寸NMOS管MNl柵極連接到PMOS管MP4漏極和NMOS管MN3漏極，NMOS管麗I源極與地連接，NMOS管麗I漏極與用于輸出的外部引腳V1連接。
[0013]所述電阻R2和電容C2組成第二 ESD檢測電路；電阻R2 —端與地連接，另一端與電容C2連接；電容C2 —端與電源連接，另一端與電阻R2連接。大尺寸MPl的前級驅(qū)動由兩個PMOS管MP2、MP3和一個NMOS管MN4組成；其中，PMOS管MP2柵極連接到R2和C2的連接節(jié)點，PMOS管MP2源極與電源連接，PMOS管MP2漏極與PMOS管MP3源極連接；PM0S管MP3柵極與內(nèi)部電路連接，PMOS管MP3源極與PMOS管MP2漏極連接，PMOS管MP3漏極與NMOS管MN4漏極連接；NM0S管MN4柵極與內(nèi)部電路連接，NMOS管MN4源極與地連接，NMOS管MN4漏極與PMOS管MP3漏極連接。大尺寸PMOS管MPl柵極連接到NMOS管MN4漏極和PMOS管MP3漏極，MPl源極與電源連接，MPl漏極與外部引腳V1連接。
[0014]本發(fā)明通過1電路的創(chuàng)新改進，大尺寸NMOS及大尺寸PM0S，在ESD事件中，為導(dǎo)通狀態(tài)，避免了器件擊穿，觸發(fā)電壓很低，將靜電及時有效的釋放，大大增強了電路的ESD性能；與常規(guī)方法相比，要達到同等ESD水平，所需要的NMOS和PMOS面積大為減小。進一步的，通過ESD保護器件與驅(qū)動管復(fù)用，更為有效地減小電路面積。通過這兩點創(chuàng)新，大大提高ESD水平，同時能夠有效地減小電路面積。
[0015]且，本發(fā)明的實現(xiàn)電路結(jié)構(gòu)簡單，易于實現(xiàn)。
【附圖說明】
[0016]圖1是本發(fā)明所實施的電路圖。
【具體實施方式】
[0017]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應(yīng)當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0018]請參照圖1所示，本發(fā)明所實現(xiàn)的1電路如圖1所示，1電路包括:電阻R，電容C，前級驅(qū)動電路，大尺寸NM0S，大尺寸PM0S。必要時可以增加ESD 二級保護電路，ESD 二級保護電路設(shè)于內(nèi)部電路與用以輸出的外部引腳V1之間。
[0019]圖中的內(nèi)部電路，為現(xiàn)有1電路的內(nèi)部電路，再次不再贅述。
[0020]其中，電阻R和電容C構(gòu)成檢測電路，能夠檢測ESD事件，并作為前級驅(qū)動電路的輸入。前級驅(qū)動電路控制大尺寸NMOS和大尺寸PMOS的開關(guān)。
[0021]電阻Rl和R2，可以為多種等效形式，比如多晶電阻、擴散電阻、夾斷電阻、晶體管等效電阻等。電容Cl和C2，也可以為多種等效形式，比如井電容、MOS電容、多晶電容、金屬電容等。Rl和Cl組成的ESD檢查電路，和R2和C2組成的ESD檢查電路，兩者的RC時間常數(shù)設(shè)計在0.01?l.0us，用以區(qū)分ESD事件和正常上電。
[0022]電阻Rl電容Cl組成第一 ESD檢測電路；R1—端與電源連接，另一端與Cl連接；C1一端與地連接，另一端與Rl連接。大尺寸麗I的前級驅(qū)動由麗2、麗3