專利名稱：一種為集成電路i/o端口提供全模式esd保護(hù)的scr結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子技術(shù)領(lǐng)域，涉及半導(dǎo)體集成電路芯片的靜電釋放(Electrc^tatic Discharge，簡(jiǎn)稱為ESD)保護(hù)電路設(shè)計(jì)技術(shù)，尤指一種為集成電路輸入輸出(I/O)端口提供全模式 ESD 保護(hù)的 SCR(Silicon Controlled Rectifier)結(jié)構(gòu)。
背景技術(shù)：
靜電放電(Electrostatic Discharge，簡(jiǎn)稱ESD)現(xiàn)象是引起集成電路產(chǎn)品失效最主要的可靠性問題，有研究表明，集成電路失效產(chǎn)品的30%是由于遭受靜電放電引起的， 因此改善集成電路對(duì)靜電放電防護(hù)的可靠性，對(duì)提高產(chǎn)品成品率和帶動(dòng)行業(yè)經(jīng)濟(jì)發(fā)展具有不可忽視的作用。靜電放電會(huì)發(fā)生在半導(dǎo)體器件或電路的制造、生產(chǎn)、封裝、測(cè)試、存放、搬運(yùn)等一系列過程中，其所帶來的過量電荷，會(huì)在極短的時(shí)間內(nèi)經(jīng)由集成電路的引腳(Pin) 傳入集成電路中，對(duì)集成電路的內(nèi)部電路造成破壞。為了解決此問題，廠商通常在內(nèi)部電路與引腳之間設(shè)置一個(gè)保護(hù)電路，該保護(hù)電路正常情況下處于關(guān)斷狀態(tài)，不影響集成電路的整體性能；但在出現(xiàn)靜電放電時(shí)必須在脈沖未到達(dá)內(nèi)部電路之前快速開啟，以迅速地鉗位過高的電壓，進(jìn)而減少ESD現(xiàn)象所引起的破壞。然而隨著工藝特征尺寸的減小、器件柵氧厚度的減薄、結(jié)深的減小，以及輕摻雜漏(LDD)結(jié)構(gòu)的應(yīng)用，器件的ESD防護(hù)能力隨之降低，使得CMOS器件對(duì)靜電變得更加敏感，因ESD而損傷的情形更加嚴(yán)重。同時(shí)，當(dāng)前電路中ESD 保護(hù)電路的占有面積普遍偏大，帶來明顯的寄生電容效應(yīng)，隨著電路工作頻率的提高，對(duì)電路性能的影響會(huì)愈發(fā)嚴(yán)重。因此，如何提高芯片的抗ESD能力，并盡量降低ESD保護(hù)電路所使用的面積，已是集成電路在設(shè)計(jì)時(shí)必須考慮的一個(gè)重要問題。通常用于ESD保護(hù)的器件有二極管(Diode)、雙極型晶體管(BJT)、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)和晶閘管(Silicon Controlled Rectifier，簡(jiǎn)稱SCR)等。在 CMOS工藝中，最常用的1/0 口保護(hù)電路是由一對(duì)互補(bǔ)的GGWOS (Gate-Grounded匪OS)管和⑶PMOS(Gate-VDD PM0S)管構(gòu)成，如圖1所示。在PS模式(即1/0 PAD為正電位，VSS為零電位，其余引腳皆浮空)下，NMOS管的漏區(qū)與襯底區(qū)將發(fā)生雪崩擊穿，并因此產(chǎn)生雪崩電流，該電流將使襯底區(qū)和源區(qū)之間產(chǎn)生電位差，當(dāng)該電位差大于二極管的正向開啟電壓時(shí)， 由NMOS管的漏/襯底/源組成的寄生雙極晶體管(BJT)開啟，并由此泄放ESD電流，以起到對(duì)芯片內(nèi)部電路的保護(hù)作用。在NS模式(即1/0 PAD為負(fù)電位，VSS為零電位，其余引腳皆浮空)下，NMOS的襯底區(qū)-漏區(qū)正向二極管會(huì)快速導(dǎo)通，泄放ESD電流；對(duì)⑶PMOS在 PD模式(即1/0 PAD為正電位，VDD為零電位，其余引腳皆浮空)和ND模式(即1/0 PAD 為負(fù)電位，VDD為零電位，其余引腳皆浮空)也有類似GGNMOS的保護(hù)功能。用MOS管作ESD 保護(hù)的缺點(diǎn)在于，用于ESD保護(hù)的MOS管往往需要很大的寬度，且為了增加多指狀MOS管在 ESD發(fā)生時(shí)開啟的均勻性，經(jīng)常會(huì)對(duì)MOS的漏端長(zhǎng)度進(jìn)行擴(kuò)展，即拉長(zhǎng)漏端接觸孔到柵邊緣的距離(Drain Contact to feiteSpacing，簡(jiǎn)稱DCGS)，以增大漏端的鎮(zhèn)流電阻，但這樣會(huì)帶來很大的寄生電容，導(dǎo)致1/0 口的負(fù)載電容增加。為了減小寄生電容和節(jié)約芯片面積，應(yīng)盡可能減小1/0端口的ESD保護(hù)器件所占用的面積，在較小的芯片面積下達(dá)到較高的ESD保護(hù)能力，可以使用圖2和圖3所示的結(jié)構(gòu)。在圖2中，用兩個(gè)小面積的二極管做保護(hù)，并在I/O PAD附近的VDD-VSS間做了一個(gè)大面積的電源鉗位(Power Clamp)電路。在PD模式和NS模式下，保護(hù)電路都能通過正向二極管的導(dǎo)通泄放ESD電流；在ND模式和PS模式下，保護(hù)電路亦能通過電源鉗位電路和正向二極導(dǎo)通完成ESD電流的泄放。該電路雖然I/O 口的負(fù)載電容小，但由于其在泄放ND 和PS模式ESD電流時(shí)的壓降(為二極管的正向?qū)妷汉碗娫淬Q位電路的維持電壓之和) 可能較大，因此難以獲得更高的抗ESD能力。在圖3中，使用了 SCR的一種變形結(jié)構(gòu)——低壓觸發(fā)的SCR(Low-Voltage Trigger
SCR，簡(jiǎn)稱LVTSCR)-代替圖1中的GGNMOS管和GDPMOS管。PS模式下，器件SCRl中GGNMOS
控制的N+區(qū)、P阱、N+會(huì)首先發(fā)生雪崩擊穿，并導(dǎo)致器件內(nèi)寄生的PNP和NPN晶體管開啟以泄放ESD電流；NS模式下，表現(xiàn)為正向二極管的導(dǎo)通泄放ESD電流；對(duì)于發(fā)生在I/O腳和 VDD腳之間的ESD，均可通過SCR與寄生正向二極管串聯(lián)的結(jié)構(gòu)對(duì)ESD電流完成泄放。具體表現(xiàn)是，PD模式下SCRl與SCR2中的正向寄生二極管串聯(lián)，ND模式下SCR2與SCRl的寄生正向二極管串聯(lián)。這結(jié)構(gòu)缺點(diǎn)在于，串聯(lián)結(jié)構(gòu)會(huì)使器件一次擊穿電壓增加，還會(huì)使總的導(dǎo)通電阻增大，這意味著功耗增加，可能會(huì)帶來抗ESD能力的下降。同時(shí)大的導(dǎo)通電阻會(huì)導(dǎo)致在同樣的ESD電流下，與該保護(hù)結(jié)構(gòu)并聯(lián)的內(nèi)部電路兩端的電壓增大，難以對(duì)內(nèi)部電路起到更好的ESD保護(hù)作用。而使ESD保護(hù)器件或電路設(shè)計(jì)結(jié)構(gòu)盡可能簡(jiǎn)化、使ESD保護(hù)性能盡可能提高，并且盡可能地節(jié)約芯片面積，既是ESD保護(hù)結(jié)構(gòu)設(shè)計(jì)期望的目標(biāo)，又是集成電路小尺寸發(fā)展后面臨的困難和挑戰(zhàn)。

發(fā)明內(nèi)容
本發(fā)明提供一種為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)，能夠以單個(gè)器件對(duì)集成電路芯片的I/O端口提供基于SCR結(jié)構(gòu)的PS模式、PD模式、ND模式保護(hù)和基于Diode結(jié)構(gòu)的NS模式保護(hù)，同時(shí)對(duì)集成電路芯片電源軌提供基于SCR結(jié)構(gòu)的DS模式 (即VDD為正電位，VSS為零電位，其余引腳皆浮空)保護(hù)和基于Diode結(jié)構(gòu)的SD模式(即 VDD為負(fù)電位，VSS為零電位，其余引腳皆浮空)保護(hù)。本發(fā)明的主要優(yōu)點(diǎn)是利用單個(gè)器件對(duì)I/O端口提供全模式的ESD保護(hù)，能夠有效的減小保護(hù)器件在芯片中所占的相對(duì)面積和有效減小寄生電容，且制備上與CMOS工藝兼容。本發(fā)明詳細(xì)技術(shù)方案一種為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)，如圖4所示，包括位于襯底表面的一個(gè)P阱區(qū)、兩個(gè)N阱區(qū)、三個(gè)P+區(qū)和五個(gè)N+區(qū)，所述P阱區(qū)夾于兩個(gè)N阱區(qū)之間；第一 N阱區(qū)頂部中間是第一 P+區(qū)，第一 N阱區(qū)頂部遠(yuǎn)離P阱區(qū)的一側(cè)是第一 N+區(qū)； 第二 N阱區(qū)頂部中間是第二 P+區(qū)，第二 N阱區(qū)頂部遠(yuǎn)離P阱區(qū)的一側(cè)是第二 N+區(qū)；P阱區(qū)頂部中間靠近第一 N阱區(qū)一側(cè)是第三N+區(qū)，P阱區(qū)頂部中間靠近第二 N阱區(qū)一側(cè)是第三P+ 區(qū)；第四N+區(qū)位于第一 N阱區(qū)頂部和P阱區(qū)頂部相連接的區(qū)域，第五N+區(qū)位于P阱區(qū)頂部和第二 N阱區(qū)頂部相連接的區(qū)域；第三N+區(qū)和第四N+區(qū)之間的P阱區(qū)上方具有第一多晶硅區(qū)，第一多晶硅區(qū)與P阱區(qū)之間具有絕緣層；第三P+區(qū)和第五N+區(qū)之間的P阱區(qū)上方具有第二多晶硅區(qū)，第二多晶硅區(qū)與P阱區(qū)之間具有絕緣層。第一 N+區(qū)和第一 P+區(qū)通過金
4屬導(dǎo)線與所保護(hù)的集成電路芯片的I/O端口相連，第二 N+區(qū)和第二 P+區(qū)通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VDD軌相連，第三N+區(qū)、第三P+區(qū)和第一、第二多晶硅區(qū)均通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。上述方案的一些變形方案(一)、如圖5所示，在圖4所示技術(shù)方案的基礎(chǔ)上，在P阱區(qū)頂部中間第三P+區(qū)與第二多晶硅區(qū)之間靠近第二 N阱區(qū)的一側(cè)添加第六N+區(qū)，并將第一、第二多晶硅區(qū)和第三、第六N+區(qū)以及第三P+區(qū)均通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS 軌相連。(二)、如圖6所示，在圖4所示技術(shù)方案的基礎(chǔ)上，將第三N+區(qū)和第三P+區(qū)作為一個(gè)整體沿平行于整個(gè)SCR結(jié)構(gòu)表面的方式左旋或右旋90度，使得第三N+區(qū)和第三P+區(qū)由沿器件長(zhǎng)度方向并行排列改為沿器件寬度方向并行交錯(cuò)排列(如圖6(b)所示)；并將第一、第二多晶硅區(qū)和第三N+區(qū)、第三P+區(qū)均通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。(三)、如圖7所示，在圖5所示技術(shù)方案的基礎(chǔ)上，SCRESD保護(hù)器件第一多晶硅區(qū)和第二多晶硅區(qū)通過金屬導(dǎo)線相連；在兩個(gè)多晶硅區(qū)與所保護(hù)的集成電路芯片的電源雙軌中的VDD軌之間增加一個(gè)電容C，在兩個(gè)多晶硅區(qū)與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌之間增加一個(gè)電阻R ；第三、第六N+區(qū)和第三P+區(qū)通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。本發(fā)明提供的為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)具有以下特占.
^ \\\ ·1、本發(fā)明提供的SCR結(jié)構(gòu)作為I/O端口 ESD保護(hù)電路，比常規(guī)MOSFET結(jié)構(gòu)ESD保護(hù)效率更高，面積更小，帶來的寄生電容也更小。2、本發(fā)明提供的SCR結(jié)構(gòu)作為I/O端口的ESD保護(hù)電路的同時(shí)，亦能實(shí)現(xiàn)VDD軌和VSS軌之間ESD保護(hù)。


圖1為芯片I/O 口常用的ESD保護(hù)電路之一的示意圖。圖2為芯片I/O 口常用的ESD保護(hù)電路之二的示意圖。圖3為芯片I/O 口常用的ESD保護(hù)電路之三的示意圖。圖4為本發(fā)明提供的第一種為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)圖。圖5為本發(fā)明提供的第二種為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)圖。圖6為本發(fā)明提供的第三種為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)圖(圖a)及第三N+區(qū)、第三P+區(qū)的排列方式圖(圖b)。圖7為本發(fā)明提供的第四種為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)圖。圖8為本發(fā)明提供的為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)在PS 模式下的ESD脈沖電流泄放路徑示意圖。
圖9為本發(fā)明提供的為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)在PD 模式下的ESD脈沖電流泄放路徑示意圖。圖10為本發(fā)明提供的為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)在NS 模式下的ESD脈沖電流泄放路徑示意圖。圖11為本發(fā)明提供的為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)在ND 模式下的ESD脈沖電流泄放路徑示意圖。圖12為本發(fā)明提供的為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)在DS 模式下的ESD脈沖電流泄放路徑示意圖。圖13為本發(fā)明提供的為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)在SD 模式下的ESD脈沖電流泄放路徑示意圖。
具體實(shí)施例方式為了使本發(fā)明所要解決的技術(shù)問題、技術(shù)方案及積極效果更加清楚明白，以下結(jié)合附圖對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。
具體實(shí)施方式
一一種為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)，如圖4所示，包括位于襯底表面的一個(gè)P阱區(qū)、兩個(gè)N阱區(qū)、三個(gè)P+區(qū)和五個(gè)N+區(qū)，所述P阱區(qū)夾于兩個(gè)N阱區(qū)之間；第一 N阱區(qū)頂部中間是第一 P+區(qū)，第一 N阱區(qū)頂部遠(yuǎn)離P阱區(qū)的一側(cè)是第一 N+區(qū)； 第二 N阱區(qū)頂部中間是第二 P+區(qū)，第二 N阱區(qū)頂部遠(yuǎn)離P阱區(qū)的一側(cè)是第二 N+區(qū)；P阱區(qū)頂部中間靠近第一 N阱區(qū)一側(cè)是第三N+區(qū)，P阱區(qū)頂部中間靠近第二 N阱區(qū)一側(cè)是第三P+ 區(qū)；第四N+區(qū)位于第一 N阱區(qū)頂部和P阱區(qū)頂部相連接的區(qū)域，第五N+區(qū)位于P阱區(qū)頂部和第二 N阱區(qū)頂部相連接的區(qū)域；第三N+區(qū)和第四N+區(qū)之間的P阱區(qū)上方具有第一多晶硅區(qū)，第一多晶硅區(qū)與P阱區(qū)之間具有絕緣層；第三P+區(qū)和第五N+區(qū)之間的P阱區(qū)上方具有第二多晶硅區(qū)，第二多晶硅區(qū)與P阱區(qū)之間具有絕緣層。第一 N+區(qū)和第一 P+區(qū)通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的I/O端口相連，第二 N+區(qū)和第二 P+區(qū)通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VDD軌相連，第三N+區(qū)、第三P+區(qū)和第一、第二多晶硅區(qū)均通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。
具體實(shí)施方式
二如圖5所示，在圖4所示技術(shù)方案的基礎(chǔ)上，在P阱區(qū)頂部中間第三P+區(qū)與第二多晶硅區(qū)之間靠近第二 N阱區(qū)的一側(cè)添加第六N+區(qū)，并將第一、第二多晶硅區(qū)和第三、第六 N+區(qū)以及第三P+區(qū)均通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。
具體實(shí)施方式
三如圖6所示，在圖4所示技術(shù)方案的基礎(chǔ)上，將第三N+區(qū)和第三P+區(qū)作為一個(gè)整體沿平行于整個(gè)SCR結(jié)構(gòu)表面的方式左旋或右旋90度，使得第三N+區(qū)和第三P+區(qū)由沿器件長(zhǎng)度方向并行排列改為沿器件寬度方向并行交錯(cuò)排列(如圖6(b)所示)；并將第一、第二多晶硅區(qū)和第三N+區(qū)、第三P+區(qū)均通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。
具體實(shí)施方式
四如圖7所示，在圖5所示技術(shù)方案的基礎(chǔ)上，SCRESD保護(hù)器件第一多晶硅區(qū)和第二多晶硅區(qū)通過金屬導(dǎo)線相連；在兩個(gè)多晶硅區(qū)與所保護(hù)的集成電路芯片的電源雙軌中的 VDD軌之間增加一個(gè)電容C，在兩個(gè)多晶硅區(qū)與所保護(hù)的集成電路芯片的電源雙軌中的VSS 軌之間增加一個(gè)電阻R ；第三、第六N+區(qū)和第三P+區(qū)通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。上述方案中，所述SCR ESD保護(hù)器件提供PS模式、PD模式、NS模式和ND模式以及 VDD-VSS之間的ESD防護(hù)。下面以圖4所示技術(shù)方案為例對(duì)本發(fā)明提供的為集成電路I/O端口提供全模式 ESD保護(hù)的SCR結(jié)構(gòu)進(jìn)行工作原理說明(其他具體實(shí)施方式
的工作原理基本相同)。 在PS模式的ESD脈沖下，圖4中SCR ESD保護(hù)器件的電流泄放通路如圖8所示。寄生BJT器件Ql (由第一 N+區(qū)、第一 P+區(qū)、第四N+區(qū)、第一 N阱區(qū)和P阱區(qū)組成)與Q2 (由第四N+區(qū)、第三N+區(qū)、第三P+區(qū)、第一 N阱區(qū)和P阱區(qū)組成)組成SCR結(jié)構(gòu)。在PS模式的ESD條件下，SCR內(nèi)部的MOSFET會(huì)首先發(fā)生擊穿，擊穿電流會(huì)使BJT器件Ql的發(fā)射-基結(jié)(由第一 P+區(qū)和第一 N阱區(qū)組成)正偏，從而使Ql導(dǎo)通。而Ql的集電極電流將為Q2 的基極提供電流，Q2導(dǎo)通后其集電極電流將為Ql的基極提供電流，最終SCR結(jié)構(gòu)導(dǎo)通以泄放ESD電流。在PD模式的ESD脈沖下，圖4中SCR ESD保護(hù)器件的電流泄放通路如圖9所示。寄生BJT器件Ql (由第一 N+區(qū)、第一 P+區(qū)、第四N+區(qū)、第一 N阱區(qū)和P阱區(qū)組成)與Q3 (由第四N+區(qū)、第五N+區(qū)、P阱區(qū)和第一、第二 N阱區(qū)組成)組成SCR結(jié)構(gòu)。在PD模式的ESD 條件下，SCR內(nèi)部的MOSFET會(huì)首先發(fā)生擊穿，擊穿電流會(huì)使BJT器件Ql的發(fā)射-基結(jié)(由第一 P+區(qū)和第一 N阱區(qū)組成)正偏，從而使Ql導(dǎo)通。而Ql的集電極電流將為Q3的基極提供電流，Q3導(dǎo)通后其集電極電流將為Ql的基極提供電流，最終SCR結(jié)構(gòu)導(dǎo)通以泄放ESD 電流。在NS模式的ESD脈沖下，圖4中SCR ESD保護(hù)器件的電流泄放通路如圖10所示。 ESD電流從VSS經(jīng)正向二極管(由第四N+區(qū)、第一 N阱區(qū)、P阱區(qū)和第三P+區(qū)組成)泄放
至I/O端口。在ND模式的ESD脈沖下，圖4中SCR ESD保護(hù)器件的電流泄放通路如圖11所示。 寄生BJT器件Q4(由第四N+區(qū)、第五N+區(qū)、第一 N阱區(qū)、第二 N阱區(qū)和P阱區(qū)組成)與 Q5(由第五N+區(qū)、第二 N+區(qū)、第二 P+區(qū)、P阱區(qū)和第二 N阱區(qū)組成)組成SCR結(jié)構(gòu)。在ND 模式的ESD條件下，SCR內(nèi)部的柵控二極管會(huì)首先發(fā)生擊穿，擊穿電流會(huì)使BJT器件Q5的發(fā)射-基結(jié)(由第二 P+區(qū)和第二 N阱區(qū)組成)正偏，從而使Q5導(dǎo)通。而Q5的集電極電流將為Q4的基極提供電流，Q4導(dǎo)通后其集電極電流將為Q5的基極提供電流，最終SCR結(jié)構(gòu)導(dǎo)通以泄放ESD電流。對(duì)于電源軌VDD-VSS之間，在DS模式的ESD脈沖下，圖4中SCRESD保護(hù)器件的電流泄放通路如圖12所示。寄生BJT器件Q6 (由第三N+區(qū)、第三P+區(qū)、第五N+區(qū)、P阱區(qū)和第二 N阱區(qū)組成)和Q5 (由第五N+區(qū)、第二 N+區(qū)、第二 P+區(qū)、P阱區(qū)和第二 N阱區(qū)組成) 組成SCR結(jié)構(gòu)。在DS模式的ESD條件下，SCR內(nèi)部的柵控二極管會(huì)首先發(fā)生擊穿，擊穿電流會(huì)使BJT器件Q5的發(fā)射-基結(jié)(由第二 P+區(qū)和第二 N阱區(qū)組成)正偏，從而使Q5導(dǎo)通。 而Q5的集電極電流將為Q6的基極提供電流，Q6導(dǎo)通后其集電極電流將為Q5的基極提供電流，最終SCR結(jié)構(gòu)導(dǎo)通以泄放ESD電流。
在SD模式的ESD脈沖下，圖4中SCR ESD保護(hù)器件的電流泄放通路如圖13所示。 ESD電流從VSS經(jīng)正向二極管(由第三P+區(qū)，第五N+區(qū)，P阱區(qū)、第二 N阱區(qū)和第二 N+區(qū)組成)泄放至VDD。綜上所述，本發(fā)明提供的為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)， 可為集成電路芯片的I/O端口提供基于SCR結(jié)構(gòu)的PS模式、PD模式、ND模式保護(hù)和基于 Diode結(jié)構(gòu)的NS模式保護(hù)，同時(shí)又能為集成電路芯片電源軌VDD和VSS之間提供基于SCR 結(jié)構(gòu)的DS模式保護(hù)和基于Diode結(jié)構(gòu)的SD模式保護(hù)，能夠有效的減小保護(hù)器件在芯片中所占的面積和有效減小寄生電容。并且該保護(hù)結(jié)構(gòu)與CMOS工藝兼容。以上所述僅為本發(fā)明的較佳實(shí)施實(shí)例而已，并不用以限制本發(fā)明，凡是本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)，包括位于襯底表面的一個(gè)P阱區(qū)、兩個(gè)N阱區(qū)、三個(gè)P+區(qū)和五個(gè)N+區(qū)，所述P阱區(qū)夾于兩個(gè)N阱區(qū)之間；第一 N阱區(qū)頂部中間是第一 P+區(qū)，第一 N阱區(qū)頂部遠(yuǎn)離P阱區(qū)的一側(cè)是第一 N+區(qū)；第二 N阱區(qū)頂部中間是第二 P+區(qū)，第二 N阱區(qū)頂部遠(yuǎn)離P阱區(qū)的一側(cè)是第二 N+區(qū)；P阱區(qū)頂部中間靠近第一 N阱區(qū)一側(cè)是第三N+區(qū)，P阱區(qū)頂部中間靠近第二 N阱區(qū)一側(cè)是第三P+區(qū)；第四N+區(qū)位于第一 N阱區(qū)頂部和P阱區(qū)頂部相連接的區(qū)域，第五N+區(qū)位于P阱區(qū)頂部和第二 N阱區(qū)頂部相連接的區(qū)域；第三N+區(qū)和第四N+區(qū)之間的P阱區(qū)上方具有第一多晶硅區(qū)，第一多晶硅區(qū)與P阱區(qū)之間具有絕緣層；第三P+區(qū)和第五N+區(qū)之間的P阱區(qū)上方具有第二多晶硅區(qū)，第二多晶硅區(qū)與P阱區(qū)之間具有絕緣層；第一 N+區(qū)和第一 P+區(qū)通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的I/O端口相連，第二 N+區(qū)和第二 P+區(qū)通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VDD軌相連，第三 N+區(qū)、第三P+區(qū)和第一、第二多晶硅區(qū)均通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。
2.根據(jù)權(quán)利要求1所述為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)，其特征在于所述低壓SCR ESD保護(hù)器件還具有第六N+區(qū)；所述的第六N+區(qū)位于P阱區(qū)頂部中間第三P+區(qū)與第二多晶硅區(qū)之間靠近第二 N阱區(qū)的一側(cè)；所述的第六N+區(qū)通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。
3.根據(jù)權(quán)利要求1所述為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)，其特征在于將第三N+區(qū)和第三P+區(qū)作為一個(gè)整體沿平行于整個(gè)SCR結(jié)構(gòu)表面的方式左旋或右旋90度，使得第三N+區(qū)和第三P+區(qū)由沿器件長(zhǎng)度方向并行排列改為沿器件寬度方向并行交錯(cuò)排列；并將第一、第二多晶硅區(qū)和第三N+區(qū)、第三P+區(qū)均通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。
4.根據(jù)權(quán)利要求2所述為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)，其特征在于所述低壓SCRESD保護(hù)器件第一多晶硅區(qū)和第二多晶硅區(qū)通過金屬導(dǎo)線相連，在兩個(gè)多晶硅區(qū)與所保護(hù)的集成電路芯片的電源雙軌中的VDD軌之間還具有一個(gè)電容C，在兩個(gè)多晶硅區(qū)與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌之間還具有一個(gè)電阻R ；第三、第六N+區(qū)和第三P+區(qū)通過金屬導(dǎo)線與所保護(hù)的集成電路芯片的電源雙軌中的VSS軌相連。
全文摘要
一種為集成電路I/O端口提供全模式ESD保護(hù)的SCR結(jié)構(gòu)，屬電子技術(shù)領(lǐng)域。包括襯底表面的一個(gè)P阱區(qū)、兩個(gè)N阱區(qū)、三個(gè)P+區(qū)和五個(gè)N+區(qū)，P阱區(qū)夾于兩個(gè)N阱區(qū)之間，第一N+區(qū)和第一P+區(qū)位于第一N阱區(qū)中，且與外部芯片I/O端口相連；第二N+區(qū)和第二P+區(qū)位于第二N阱區(qū)中，且與外部芯片電源VDD軌相連；第三N+區(qū)和第三P+區(qū)位于P阱區(qū)中，且與外部芯片電源VSS軌相連；第四N+區(qū)位于第一N阱區(qū)和P阱區(qū)頂部相連的區(qū)域，第五N+區(qū)位于P阱區(qū)和第二N阱區(qū)頂部相連的區(qū)域；第一、第二多晶硅區(qū)位于P阱區(qū)表面，第一、第二多晶硅區(qū)與外部芯片電源VSS軌相連。本發(fā)明利用單個(gè)器件為I/O端口提供所有模式的ESD保護(hù)，能夠有效的減小保護(hù)器件在芯片中所占的面積和有效減小寄生電容。
文檔編號(hào)H02H9/02GK102544001SQ20121006833
公開日2012年7月4日 申請(qǐng)日期2012年3月15日 優(yōu)先權(quán)日2012年3月15日
發(fā)明者何川, 吳道訓(xùn), 張波, 樊航, 蔣苓利 申請(qǐng)人:電子科技大學(xué)