一種提高電源抑制比的高速ldo電路的制作方法
【專(zhuān)利摘要】一種提高電源抑制比的高速LDO電路，其包括基準(zhǔn)電壓源(I1)、反饋網(wǎng)絡(luò)(I7)和負(fù)載(I8)，其特征在于，所述高速LDO電路還包括：第一級(jí)差分放大器(I2)、反向嵌套密勒補(bǔ)償電路(I3)、第二級(jí)cascode負(fù)載單級(jí)放大器(I4)、調(diào)整管(I5)、密勒補(bǔ)償(I6)。
【專(zhuān)利說(shuō)明】
一種提高電源抑制比的高速LDO電路
技術(shù)領(lǐng)域
[0001 ]本發(fā)明涉及一種集成電路，具體涉及一種提尚電源抑制比的尚速LD0電路。
【背景技術(shù)】
[0002] 低壓差線性穩(wěn)壓器(LD0，Low Dropout Voltage Requlator)是一種降壓型直流穩(wěn) 壓器，屬于電源管理類(lèi)電路，LD0具有成本低、低噪聲、高紋波抑制等優(yōu)點(diǎn)，其廣泛應(yīng)用于便 攜式設(shè)備、計(jì)算機(jī)、汽車(chē)和通信等領(lǐng)域，并且隨之不斷發(fā)展。LD0是電子系統(tǒng)中的重要的功能 模塊，隨著電子系統(tǒng)對(duì)電源的要求越來(lái)越高，像射頻標(biāo)簽(RFID)、無(wú)線功率傳輸?shù)犬a(chǎn)品中， 電源需要通過(guò)交流逆變產(chǎn)生，其傳統(tǒng)的LD0已經(jīng)不滿足對(duì)高電源抑制比、快速瞬態(tài)響應(yīng)等指 標(biāo)要求。當(dāng)前高性能LD0的研究成為了一項(xiàng)研究熱點(diǎn)。
[0003] 傳統(tǒng)LD0如圖1所示，由基準(zhǔn)電壓源II，誤差放大器12,開(kāi)關(guān)管13,反饋網(wǎng)絡(luò)14以及 負(fù)載15組成。其中基準(zhǔn)電壓源II為了產(chǎn)生一個(gè)與溫度和電源電壓均無(wú)關(guān)的參考直流電壓作 為基準(zhǔn)。誤差放大器12為了比較基準(zhǔn)電壓與反饋電壓的誤差形成環(huán)路負(fù)反饋保證穩(wěn)定的輸 出電壓。開(kāi)關(guān)管13作為調(diào)整器件將電源電壓降到一個(gè)固定值，實(shí)現(xiàn)低壓差穩(wěn)定輸出并且提 供負(fù)載足夠的驅(qū)動(dòng)電流。一般的，傳統(tǒng)LD0-般需要片外接大電容負(fù)載以保證良好的電源抑 制比，主極點(diǎn)就在輸出端，這樣雖然保住了環(huán)路的穩(wěn)定性，但是極大的限制了環(huán)路帶寬從而 限制了響應(yīng)速度和負(fù)載變化的反應(yīng)時(shí)間，并且增加了系統(tǒng)面積和成本。
[0004] 對(duì)于傳統(tǒng)的單片LD0往往無(wú)片外電容，在中高頻的PSRR(電源抑制比）較差，并且環(huán) 路穩(wěn)定性分析成為了一個(gè)難點(diǎn)。而加入很大面積的密勒補(bǔ)償電容，同樣限制了環(huán)路帶寬，降 低了 LD0響應(yīng)速度，傳統(tǒng)的單片LD0的低頻PSRR性能較差。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明所要解決的技術(shù)問(wèn)題是：
[0006] 1、片外大電容補(bǔ)償，無(wú)法全集成，面積大成本高；
[0007] 2、對(duì)于傳統(tǒng)單片LD0，片內(nèi)補(bǔ)償電容較大，環(huán)路增益帶寬積低，響應(yīng)速度慢；
[0008] 3、傳統(tǒng)的單片LD0電源抑制比較低。
[0009] 為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種提高電源抑制比的高速LD0電路，其包括 基準(zhǔn)電壓源II、反饋網(wǎng)絡(luò)17和負(fù)載18,其特征在于，所述高速LD0電路還包括:第一級(jí)差分放 大器12、反向嵌套密勒補(bǔ)償電路13、第二級(jí)cascode負(fù)載單級(jí)放大器14、調(diào)整管15、密勒補(bǔ)償 16。
[0010] 所述基準(zhǔn)電壓源II用于提供一個(gè)不隨電源電壓和溫度變化的參考電壓值，以提供 目標(biāo)輸出電壓的基準(zhǔn)。
[0011] 所述第一級(jí)差分放大器12用于比較基準(zhǔn)電壓與反饋電壓的誤差，以形成環(huán)路負(fù)反 饋，從而保證穩(wěn)定的輸出電壓。
[0012] 所述反向嵌套密勒補(bǔ)償電路13,用于對(duì)環(huán)路的穩(wěn)定性進(jìn)行補(bǔ)償，同時(shí)提供前饋通 路以將電源的波動(dòng)疊加至調(diào)整管15的柵極，從而控制調(diào)整管柵極電壓紋波，降低電源電壓 對(duì)輸出電壓的影響。
[0013] 所述第二級(jí)cascode負(fù)載單級(jí)放大器14用于提高電源到輸出的阻抗，以提供中低 頻處的電源抑制比。
[0014] 所述調(diào)整管15用于提供驅(qū)動(dòng)負(fù)載的電流，從而實(shí)現(xiàn)低壓差的穩(wěn)定輸出。
[0015] 所述密勒補(bǔ)償16用于提高LD0環(huán)路穩(wěn)定性。
[0016] 所述反饋網(wǎng)絡(luò)17,為了采樣輸出電壓的變換，將反饋量送至誤差放大器12,實(shí)現(xiàn)負(fù) 反饋的調(diào)節(jié)作用。
[0017] 優(yōu)選地，所述第一級(jí)差分放大器12包括尾電流源、差分輸入對(duì)管和負(fù)載電流鏡。其 中，所述尾電流源由第一 PM0S管MP0和第二PM0S管MP1構(gòu)成，所述第一 PM0S管MP0和第二PM0S 管MP1組成cascode結(jié)構(gòu)，所述第一 PM0S管MP0的源極接電源VDD，漏極接所述第二PM0S管MP1 的源極，所述第二PM0S管MP1的源極接差分輸入對(duì)管的漏極，所述第一 PM0S管MP0和所述第 二PM0S管MP1的柵極接由偏置電路提供偏置電壓。所述差分輸入對(duì)管由第三PM0S管MP2和第 四PM0S管MP3的柵極作為輸入，負(fù)載電流鏡由第一 NM0S管麗0和第二NM0S管麗1構(gòu)成，其中第 一 NM0S管MN0柵漏短接，第一 NM0S管MN0和第二NM0S管MN1柵極相連。
[0018] 優(yōu)選地，所述反向嵌套密勒補(bǔ)償13，包括第三NM0S管麗2、第四NM0S管MN3和第一電 容C0，其中第三NM0S管MN2柵極接調(diào)整管柵極，漏極接電源VDD，源級(jí)通過(guò)電容C0接入所述第 一級(jí)差分放大器12的輸出，第四匪0S管麗3作為電流源為第三匪0S管麗2提高偏置電流源， 柵極由所述第一級(jí)差分放大器12中負(fù)載電流鏡柵極給出，漏極接第三NM0S管MN2的源極，第 四NM0S管MN3源級(jí)接地。
[0019] 優(yōu)選地，所述第二級(jí)cascode負(fù)載單級(jí)放大器14包括第五PM0S管MP4和第六PM0S管 MP5，第五PM0S管MP4和第六PM0S管MP5作為負(fù)載，第五PM0S管MP4的源極接電源VDD，漏極接 第六PM0S管MP5的源極，第六PM0S管MP5的源極接輸入管的漏極，第五PM0S管MP4和第六PM0S 管MP5的柵極接由偏置電路提供的偏置電壓，放大管由第五PM0S管MN4構(gòu)成，第五PM0S管麗4 柵極接所述第一級(jí)差分放大器12的輸出，第五PM0S管MN4漏極接第六PM0S管MN5漏極。
[0020] 優(yōu)選地，所述調(diào)整管15,由第七PM0S管MP6構(gòu)成，第七PM0S管MP6源級(jí)接電源VDD，第 七PM0S管MP6漏極做輸出，第七PM0S管MP6柵極接所述第二級(jí)cascode負(fù)載單級(jí)放大器14的 輸出。
[0021] 優(yōu)選地，所述密勒補(bǔ)償16由第一電阻R0和第二電容C1組成，第一電阻R0和第一電 容C1串聯(lián)跨接在第七PM0S管MP6的漏極和柵極。
[0022] 優(yōu)選地，所述反饋網(wǎng)絡(luò)17由第二電阻R1和第三電阻R2組成，第二電阻R1和第三電 阻R2串聯(lián)通過(guò)第七PM0S管MP6漏極接地。
[0023]所述密勒補(bǔ)償16包含的電容為l-10pF，用以實(shí)現(xiàn)片內(nèi)補(bǔ)償并且不影響環(huán)路增益帶 寬積。
[0024] 優(yōu)選地，本發(fā)明的整個(gè)電路的實(shí)現(xiàn)由標(biāo)準(zhǔn)CMOS工藝片內(nèi)實(shí)現(xiàn)，不需要片外的大電 容補(bǔ)償，提高了電源抑制比和快速的瞬態(tài)響應(yīng)。
[0025] 本發(fā)明的LD0電路具有如下優(yōu)點(diǎn)：
[0026] 1、無(wú)需片外大電容補(bǔ)償，降低了成本，適用于高速系統(tǒng)；
[0027] 2、采用反向嵌套米勒補(bǔ)償技術(shù)RNMC對(duì)誤差放大器進(jìn)行內(nèi)部補(bǔ)償，將次級(jí)點(diǎn)搬離增 益帶寬積外，環(huán)路增益得以提尚，提尚瞬態(tài)響應(yīng)速度；
[0028] 3、提尚環(huán)路增益帶寬積可以有效提尚尚頻處PSRR;
[0029] 4、提供冊(cè)MC前饋通路，將電源的波動(dòng)疊加至調(diào)整管柵極，精確控制調(diào)整管柵極電 壓紋波，大幅度的降低電源電壓對(duì)輸出電壓的影響；
[0030] 5、采用cascode結(jié)構(gòu)，提高電源到輸出的阻抗，并且適當(dāng)減小輸入管的柵長(zhǎng)，降低 輸出端到地的阻抗，可以有效的提高PSRR。
【附圖說(shuō)明】
[0031]圖1為傳統(tǒng)LD0結(jié)構(gòu)框圖；
[0032]圖2為本發(fā)明的LD0結(jié)構(gòu)不意圖；
[0033]圖3為本發(fā)明的LD0電路圖；
[0034]圖4是本發(fā)明的LD0瞬態(tài)輸出電壓仿真結(jié)果；
[0035]圖5為本發(fā)明的LD0電源抑制比交流特性曲線；
【具體實(shí)施方式】
[0036] 圖3是本發(fā)明的實(shí)施例的LD0電路圖，如圖3所述，本發(fā)明的高速LD0電路包括基準(zhǔn) 電壓源II、反饋網(wǎng)絡(luò)17和負(fù)載18,其特征在于，所述高速LD0電路還包括:第一級(jí)差分放大器 12、反向嵌套密勒補(bǔ)償電路13、第二級(jí)cascode負(fù)載單級(jí)放大器14、調(diào)整管15、密勒補(bǔ)償16。
[0037] 所述基準(zhǔn)電壓源II用于提供一個(gè)不隨電源電壓和溫度變化的參考電壓值，以提供 目標(biāo)輸出電壓的基準(zhǔn)。
[0038] 所述第一級(jí)差分放大器12用于比較基準(zhǔn)電壓與反饋電壓的誤差，以形成環(huán)路負(fù)反 饋，從而保證穩(wěn)定的輸出電壓。
[0039] 所述反向嵌套密勒補(bǔ)償電路13,用于對(duì)環(huán)路的穩(wěn)定性進(jìn)行補(bǔ)償，同時(shí)提供前饋通 路以將電源的波動(dòng)疊加至調(diào)整管15的柵極，從而控制調(diào)整管柵極電壓紋波，降低電源電壓 對(duì)輸出電壓的影響。
[0040] 所述第二級(jí)cascode負(fù)載單級(jí)放大器14用于提高電源到輸出的阻抗，以提供中低 頻處的電源抑制比。
[0041] 所述調(diào)整管15用于提供驅(qū)動(dòng)負(fù)載的電流，從而實(shí)現(xiàn)低壓差的穩(wěn)定輸出。
[0042] 所述密勒補(bǔ)償16用于提高LD0環(huán)路穩(wěn)定性。
[0043] 所述反饋網(wǎng)絡(luò)17,為了采樣輸出電壓的變換，將反饋量送至誤差放大器12,實(shí)現(xiàn)負(fù) 反饋的調(diào)節(jié)作用。
[0044] 如圖3所示，所述第一級(jí)差分放大器12包括尾電流源、差分輸入對(duì)管和負(fù)載電流 鏡。其中，所述尾電流源由第一PM0S管MP0和第二PM0S管MP1構(gòu)成，所述第一PM0S管MP0和第 二PM0S管MP1組成cascode結(jié)構(gòu)，所述第一PM0S管MP0的源極接電源VDD，漏極接所述第二 PM0S管MP1的源極，所述第二PM0S管MP1的源極接差分輸入對(duì)管的漏極，所述第一 PM0S管MP0 和所述第二PM0S管MP1的柵極接由偏置電路提供偏置電壓。所述差分輸入對(duì)管由第三PM0S 管MP2和第四PM0S管MP3的柵極作為輸入，負(fù)載電流鏡由第一 NM0S管MN0和第二NM0S管麗1構(gòu) 成，其中第一 NM0S管MN0柵漏短接，第一 NM0S管MN0和第二NM0S管MN1柵極相連。
[0045] 所述反向嵌套密勒補(bǔ)償13，包括第三NM0S管麗2、第四匪0S管麗3和第一電容C0，其 中第三匪0S管MN2柵極接調(diào)整管柵極，漏極接電源VDD，源級(jí)通過(guò)電容C0接入所述第一級(jí)差 分放大器12的輸出，第四匪OS管麗3作為電流源為第三匪OS管麗2提高偏置電流源，柵極由 所述第一級(jí)差分放大器12中負(fù)載電流鏡柵極給出，漏極接第三NM0S管MN2的源極，第四NM0S 管MN3源級(jí)接地。
[0046] 所述第二級(jí)cascode負(fù)載單級(jí)放大器14包括第五PM0S管MP4和第六PM0S管MP5,第 五PM0S管MP4和第六PM0S管MP5作為負(fù)載，第五PM0S管MP4的源極接電源VDD，漏極接第六 PM0S管MP5的源極，第六PM0S管MP5的源極接輸入管的漏極，第五PM0S管MP4和第六PM0S管 MP5的柵極接由偏置電路提供的偏置電壓，放大管由第五PM0S管MN4構(gòu)成，第五PM0S管MN4柵 極接所述第一級(jí)差分放大器12的輸出，第五PM0S管MN4漏極接第六PM0S管MN5漏極。
[0047] 所述調(diào)整管15,由第七PM0S管MP6構(gòu)成，第七PM0S管MP6源級(jí)接電源VDD，第七PM0S 管MP6漏極做輸出，第七PM0S管MP6柵極接所述第二級(jí)cascode負(fù)載單級(jí)放大器14的輸出。 [0048] 所述密勒補(bǔ)償16由第一電阻R0和第二電容C1組成，第一電阻R0和第一電容C1串聯(lián) 跨接在第七PM0S管MP6的漏極和柵極。
[0049]所述密勒補(bǔ)償16的所述第二電容C1為l-10pF。
[0050] 所述反饋網(wǎng)絡(luò)17由第二電阻R1和第三電阻R2組成，第二電阻R1和第三電阻R2串聯(lián) 通過(guò)第七PM0S管MP6漏極接地。
[0051]所述偏置電路18為傳統(tǒng)的工程上應(yīng)用特別廣泛的偏置電路，其偏置電壓不隨電源 電壓變化，輸出偏置電壓方式同樣采用cascode結(jié)構(gòu)保證電源到輸出的高阻抗。
[0052]本發(fā)明的整個(gè)電路的實(shí)現(xiàn)由標(biāo)準(zhǔn)CMOS工藝片內(nèi)實(shí)現(xiàn)，不需要片外的大電容補(bǔ)償， 提高了電源抑制比和快速的瞬態(tài)響應(yīng)。
[0053]本發(fā)明利用的反向嵌套密勒補(bǔ)償結(jié)構(gòu)，輸出極點(diǎn)由（移到了
這樣環(huán)路增益帶 寬將得以提高，并且提供了一個(gè)左半平面零點(diǎn)
可以用來(lái)抵消一個(gè)極點(diǎn)。
[0054] 其中，RL表示負(fù)載電阻，gml表示第一級(jí)差分放大電路的跨導(dǎo)，CL表示負(fù)載電容， gm2表示第二級(jí)cascode單級(jí)放大器的跨導(dǎo)。
[0055] 由本發(fā)明提出的基于反向嵌套密勒補(bǔ)償?shù)腖D0,采用標(biāo)準(zhǔn)CMOS工藝進(jìn)行設(shè)計(jì)并用 S p e c t r e仿真驗(yàn)證，輸出電壓瞬態(tài)響應(yīng)波形如圖4所示，其啟動(dòng)到最終穩(wěn)定的時(shí)間不超過(guò) l〇〇ns(無(wú)需片外補(bǔ)償電容），LD0的電源抑制比PSRR的交流特性曲線由圖5所示，其直流處的 PSRR為70dB，100kHz處PSRR為62?2dB。
[0056] 本發(fā)明不限于這里所述的特定實(shí)施例，對(duì)本工程領(lǐng)域的技術(shù)人員來(lái)說(shuō)能夠基于本 發(fā)明思想進(jìn)行各種明顯的變化、重新調(diào)整和替代而不會(huì)脫離本發(fā)明的保護(hù)范圍。因此，以上 實(shí)施例只是對(duì)本發(fā)明進(jìn)行了較為詳細(xì)的說(shuō)明，但是本發(fā)明不僅僅限于以上實(shí)施例，在不脫 離本發(fā)明構(gòu)思的情況下，還可以包括更多其他等效實(shí)施例。
【主權(quán)項(xiàng)】
1. 一種提高電源抑制比的高速LDO電路，其包括基準(zhǔn)電壓源（I1)、反饋網(wǎng)絡(luò)（I7)和負(fù)載 (18)，其特征在于，所述高速LD0電路還包括:第一級(jí)差分放大器(12)、反向嵌套密勒補(bǔ)償電 路(13)、第二級(jí)cascode負(fù)載單級(jí)放大器(14)、調(diào)整管（15)、密勒補(bǔ)償(16); 所述基準(zhǔn)電壓源（II)用于提供一個(gè)不隨電源電壓和溫度變化的參考電壓值，以提供目 標(biāo)輸出電壓的基準(zhǔn)； 所述第一級(jí)差分放大器（12)用于比較基準(zhǔn)電壓與反饋電壓的誤差，以形成環(huán)路負(fù)反 饋，從而保證穩(wěn)定的輸出電壓； 所述反向嵌套密勒補(bǔ)償電路（13)，用于對(duì)環(huán)路的穩(wěn)定性進(jìn)行補(bǔ)償，同時(shí)提供前饋通路 以將電源的波動(dòng)疊加至調(diào)整管15的柵極，從而控制調(diào)整管柵極電壓紋波，降低電源電壓對(duì) 輸出電壓的影響； 所述第二級(jí)cascode負(fù)載單級(jí)放大器（14)用于提高電源到輸出的阻抗，以提供中低頻 處的電源抑制比； 所述調(diào)整管(15)用于提供驅(qū)動(dòng)負(fù)載的電流，從而實(shí)現(xiàn)低壓差的穩(wěn)定輸出； 所述密勒補(bǔ)償(16)用于提高LD0環(huán)路穩(wěn)定性； 所述反饋網(wǎng)絡(luò)（17)，為了采樣輸出電壓的變換，將反饋量送至誤差放大器(12)，實(shí)現(xiàn)負(fù) 反饋的調(diào)節(jié)作用。2. 根據(jù)權(quán)利要求1所述的高速LD0電路，其特征是:所述第一級(jí)差分放大器（12)包括尾 電流源、差分輸入對(duì)管和負(fù)載電流鏡，其中，所述尾電流源由第一PM0S管(MP0)和第二PM0S 管(MP1)構(gòu)成，所述第一 PM0S管(MP0)和第二PM0S管(MP1)組成cascode結(jié)構(gòu)，所述第一 PM0S 管(MP0)的源極接電源VDD，漏極接所述第二PM0S管(MP1)的源極，所述第二PM0S管(MP1)的 源極接差分輸入對(duì)管的漏極，所述第一 PM0S管(MP0)和所述第二PM0S管(MP1)的柵極接由偏 置電路提供偏置電壓;所述差分輸入對(duì)管由第三PM0S管(MP2)和第四PM0S管(MP3)的柵極作 為輸入，負(fù)載電流鏡由第一 NM0S管(MN0)和第二NM0S管(MN1)構(gòu)成，其中第一 NM0S管(MN0)柵 漏短接，第一 NM0S管(MN0)和第二NM0S管(MN1)柵極相連。3. 根據(jù)權(quán)利要求1或2所述的高速LD0電路，其特征是:所述反向嵌套密勒補(bǔ)償（13)，包 括第三匪0S管(麗2)、第四NM0S管(麗3)和第一電容(C0)，其中第三NM0S管(麗2)柵極接調(diào)整 管柵極，漏極接電源VDD，源級(jí)通過(guò)所述第一電容(C0)接入所述第一級(jí)差分放大器(12)的輸 出，第四NM0S管(麗3)作為電流源為第三NM0S管(麗2)提高偏置電流源，柵極由所述第一級(jí) 差分放大器（12)中負(fù)載電流鏡柵極給出，漏極接第三匪0S管（MN2)的源極，第四匪0S管 (麗3)源級(jí)接地。4. 根據(jù)權(quán)利要求1-3中任一項(xiàng)所述的高速LD0電路，其特征是:所述第二級(jí)cascode負(fù)載 單級(jí)放大器（14)包括第五PM0S管(MP4)和第六PM0S管(MP5)，第五PM0S管(MP4)和第六PM0S 管(MP5)作為負(fù)載，第五PM0S管(MP4)的源極接電源VDD，漏極接第六PM0S管(MP5)的源極，第 六PM0S管(MP5)的源極接輸入管的漏極，第五PM0S管(MP4)和第六PM0S管(MP5)的柵極接由 偏置電路提供的偏置電壓，放大管由第五PM0S管(麗4)構(gòu)成，第五PM0S管(麗4)柵極接所述 第一級(jí)差分放大器(12)的輸出，第五PM0S管(MN4)漏極接第六PM0S管(MN5)漏極。5. 根據(jù)權(quán)利要求1-4中任一項(xiàng)所述的高速LD0電路，其特征是:所述調(diào)整管（15)，由第七 PM0S管(MP6)構(gòu)成，第七PM0S管(MP6)源級(jí)接電源VDD，第七PM0S管(MP6)漏極做輸出，第七 PM0S管(MP6)柵極接所述第二級(jí)cascode負(fù)載單級(jí)放大器(14)的輸出。6. 根據(jù)權(quán)利要求1-5中任一項(xiàng)所述的高速LDO電路，其特征是:所述密勒補(bǔ)償（16)由第 一電阻（R0)和第二電容(C1)組成，第一電阻(R0)和第一電容(C1)串聯(lián)跨接在第七PM0S管 (MP6)的漏極和柵極。7. 根據(jù)權(quán)利要求1-6中任一項(xiàng)所述的高速LD0電路，其特征是:所述反饋網(wǎng)絡(luò)（17)由第 二電阻（R1)和第三電阻（R2)組成，第二電阻（R1)和第三電阻（R2)串聯(lián)通過(guò)第七PM0S管 (MP6)漏極接地。8. 根據(jù)權(quán)利要求1-7中任一項(xiàng)所述的高速LD0電路，其特征是:所述密勒補(bǔ)償（16)的所 述第二電容(C1)容量為1-10皮法。
【文檔編號(hào)】G05F1/565GK106055012SQ201610559998
【公開(kāi)日】2016年10月26日
【申請(qǐng)日】2016年7月15日
【發(fā)明人】王海英, 劉強(qiáng), 潘東方, 程立
【申請(qǐng)人】上海璜域光電科技有限公司