Ldo電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路制造，特別是涉及一種低壓差線性穩(wěn)壓器(LDO)電路。
【背景技術(shù)】
[0002]如圖1所示，是現(xiàn)有LDO電路圖;現(xiàn)有LDO電路包括一個(gè)差分放大器101，驅(qū)動(dòng)管和電阻串。
[0003]圖1中顯示了兩個(gè)驅(qū)動(dòng)管，分別為native匪OS管MNlOl和PMOS管MPlOl，電阻串有電阻RlOl和R102串聯(lián)而成。差分放大器101的一個(gè)輸入端連接參考電壓VREF，另一個(gè)輸入端連接由電阻串對LDO輸出電壓VPWR分壓后形成的反饋電壓;差分放大器1I的輸出端連接到匪OS管MN 1I的柵極;PMOS管MP1I的柵極連接邏輯電路1 2，所述邏輯電路1 2根據(jù)所述電源電壓VCC的大小控制PMOS管MPlOl的導(dǎo)通或斷開，當(dāng)所述電源電壓VCC低于閾值電壓時(shí)，所述邏輯電路102使PMOS管MPlOl導(dǎo)通；當(dāng)所述電源電壓VCC高于所述閾值電壓時(shí)，所述邏輯電路102使PMOS管MPlOl斷開。在由匪OS管MNlOl和PMOS管MPlOl并聯(lián)形成的所述驅(qū)動(dòng)管結(jié)構(gòu)中，只有匪OS管MNlOl的柵極位于反饋環(huán)路中，匪OS管MNlOl做為主驅(qū)動(dòng)管，PMOS管MPlOl直接受到邏輯電路102的控制，作為輔助驅(qū)動(dòng)管。閾值電壓一般設(shè)置為小于等于所需要LDO輸出電壓VPWR的穩(wěn)定輸出值，這樣當(dāng)電源電壓VCC較低時(shí)，PMOS管MP1I導(dǎo)通，使LDO輸出電壓VPWR直接等于電源電壓VCC的值;而當(dāng)電源電壓VCC較大時(shí)，單獨(dú)采用NMOS管麗101控制LDO輸出電壓VPWR的輸出。
[0004]NMOS管麗101的漏極和PMOS管MPlOl的源極都連接電源電壓VCC，匪OS管麗101的源極和PMOS管MP1I的漏極都作為LDO輸出電壓VPWR的輸出端。
[0005 ] 電容Cl OI連接在NMOS管MNl OI的源極和地之間。
[0006]NMOS管MNlOl的襯底電極和源極連接在一起，PMOS管MPlOl的襯底電極和源極連接在一起。
[0007]由于驅(qū)動(dòng)管可以選擇匪OS管或PMOS管實(shí)現(xiàn)，而匪OS管一般采用native匪OS管，native匪OS管為閾值電壓接近于OV的匪OS管。為了同時(shí)說明匪OS管和PMOS管的襯底電極和源極連接所帶來的問題，圖1中同時(shí)顯示了 NMOS管和PMOS管。
[0008]在sim卡等成卡測試中，由于某些測試機(jī)臺原因，會在芯片電源電壓VCC到地之間產(chǎn)生毛刺，在電源電壓VCC的毛刺處，電源電壓VCC以納秒量級的時(shí)間從電源電壓VCC的正常工作時(shí)的值下降到O伏、接著以納秒量級的時(shí)間從O伏上升到電源電壓VCC的正常工作時(shí)的值，圖1中顯示了一個(gè)電源電壓VCC的毛刺，毛刺的下降時(shí)間和上升時(shí)間都是5ns，毛刺總的時(shí)間寬度為10ns?，F(xiàn)有LDO電路應(yīng)用于sim卡等芯片時(shí)，電源電壓的毛刺會使LDO輸出電壓VPWR迅速下降，使得芯片不能正常工作，現(xiàn)在毛刺使LDO輸出電壓VPWR迅速下降說明如下:
[0009]對于匪OS管MNlOl:—般N型native驅(qū)動(dòng)管即native NMOS管為減小體效應(yīng)，會把N型native驅(qū)動(dòng)管做在獨(dú)立的深N阱(DNWELL)中，DNWELL接最高電位即電源電壓VCC，N型native驅(qū)動(dòng)管的襯底(SUB) —般由形成于深N阱中的P阱(PWELL)組成，襯底電極和源極接在一起連接LDO輸出電壓VPWR，當(dāng)電源電壓VCC快速下降到O電位時(shí)，S卩DNWELL電位下降為O，N型NATIVE驅(qū)動(dòng)管的SUB為PWELL，電位為LDO輸出電壓VPWR，這樣PWELL和DNWELL就形成了正偏的二極管DI，這時(shí)LDO輸出端的電荷會被快速泄放，從而使LDO輸出電壓VPWR快速下降，導(dǎo)致芯片不能正常工作。
[0010]對于PMOS管MP11:正常工作時(shí)，P型驅(qū)動(dòng)管即PMOS管MP1I的SUB為N阱(NWELL)，接電源電壓VCC電位。當(dāng)電源電壓VCC快速下降到O電位時(shí)，S卩PMOS管MP1I的漏極和SUB形成正偏的二極管，LDO輸出端的電荷被快速泄放，同樣會使LDO輸出電壓VPWR快速下降，導(dǎo)致芯片不能正常工作。
[0011]由上可知，無論驅(qū)動(dòng)管是匪OS管還是PMOS管，現(xiàn)有的襯底電極結(jié)構(gòu)都會在電源電壓VCC在產(chǎn)生毛刺時(shí)通過和襯底電極相關(guān)的寄生二極管對LDO輸出端的電荷進(jìn)行快速泄放，從而使LDO輸出電壓VPWR快速下降，導(dǎo)致芯片不能正常工作。

【發(fā)明內(nèi)容】

[0012]本發(fā)明所要解決的技術(shù)問題是提供一種LDO電路，能夠抗電源電壓的毛刺干擾、能夠在電源電壓產(chǎn)生毛刺時(shí)使LDO輸出電壓保持穩(wěn)定。
[0013]為解決上述技術(shù)問題，本發(fā)明提供LDO電路包括:LDO主體電路和襯底選擇電路。
[0014]所述LDO主體電路包括差分放大器、驅(qū)動(dòng)管和串聯(lián)電阻;所述差分放大器的第一輸入端連接參考電壓、第二輸入端連接反饋電壓、輸出端連接到所述驅(qū)動(dòng)管的柵極。
[0015]所述驅(qū)動(dòng)管由MOS晶體管組成，所述驅(qū)動(dòng)管的第一源漏電極連接電源電壓，所述串聯(lián)電阻連接在所述驅(qū)動(dòng)管的第二源漏電極和地之間，由所述驅(qū)動(dòng)管的第二源漏電極輸出LDO輸出電壓，所述串聯(lián)電阻的對所述LDO輸出電壓分壓后得到所述反饋電壓。
[0016]所述驅(qū)動(dòng)管的襯底電極連接所述襯底選擇電路的輸出端，所述襯底選擇電路的輸入端連接所述電源電壓和所述LDO輸出電壓；當(dāng)所述電源電壓正常工作時(shí)，所述襯底選擇電路提供第一電壓到所述驅(qū)動(dòng)管的襯底電極，所述第一電壓和所述電源電壓的差使所述驅(qū)動(dòng)管的第一源漏電極和襯底電極之間的寄生PN結(jié)二極管截止；當(dāng)所述電源電壓出現(xiàn)毛刺時(shí)，所述電源電壓會降低，所述襯底選擇電路提供第二電壓到所述驅(qū)動(dòng)管的襯底電極，所述第二電壓和毛刺處降低了的所述電源電壓的差使所述驅(qū)動(dòng)管的第一源漏電極和襯底電極之間的寄生PN結(jié)二極管截止，使所述LDO輸出電壓在毛刺出現(xiàn)時(shí)不會下降。
[0017]進(jìn)一步的改進(jìn)是，所述驅(qū)動(dòng)管包括一第一匪OS管，所述第一源漏電極為所述第一NMOS管的漏極，所述第二源漏電極為所述第一 NMOS管的源極;所述驅(qū)動(dòng)管的柵極為所述第一 NMOS管的柵極。
[0018]所述襯底選擇電路包括第二 NMOS管和第三NMOS管。
[0019]所述第二匪OS管的漏極和所述第三NMOS管的柵極都連接所述電源電壓，所述第三NMOS管的漏極和所述第二 NMOS管的柵極都連接所述所述LDO輸出電壓。
[0020 ]所述第二 NMOS管的襯底電極和所述第三NMOS管的襯底電極都接地。
[0021 ]所述第二匪OS管的源極和所述第三匪OS管的源極都連接所述第一匪OS管的襯底電極。
[0022]進(jìn)一步的改進(jìn)是，所述第一匪OS管、所述第二NMOS管和所述第三NMOS管都采用native NMOS管。
[0023]進(jìn)一步的改進(jìn)是，所述驅(qū)動(dòng)管包括一第一PMOS管，所述第一源漏電極為所述第一PMOS管的源極，所述第二源漏電極為所述第一 PMOS管的漏極;所述驅(qū)動(dòng)管的柵極為所述第一 PMOS管的柵極。
[0024]所述襯底選擇電路包括第二 PMOS管和第三PMOS管。
[0025]所述第二PMOS管的源極和所述第三PMOS管的柵極都連接所述電源電壓，所述第三PMOS管的源極和所述第二 PMOS管的柵極都連接所述所述LDO輸出電壓。
[0026]所述第二PMOS管的襯底電極和漏極以及所述第三匪OS管的襯底電極和漏極都連接所述第一 PMOS管的襯底電極。
[0027]進(jìn)一步的改進(jìn)是，所述驅(qū)動(dòng)管還包括一第一PMOS管，所述第一 NMOS管為主驅(qū)動(dòng)管，所述第一 PMOS管為輔助驅(qū)動(dòng)管，所述第一 PMOS管的源極連接所述第一源漏電極，所述第一PMOS管的漏極連接所述第二源漏電極。
[0028]所述襯底選擇電路還包括第二 PMOS管和第三PMOS管；
[0029]所述第二PMOS管的源極和所述第三PMOS管的柵極都連接所述電源電壓，所述第三PMOS管的源極和所述第二 PMOS管的柵極都連接所述所述LDO輸出電壓；
[0030]所述第二PMOS管的襯底電極和漏極以