本發(fā)明涉及電子電路設(shè)計領(lǐng)域，特別涉及一種開關(guān)控制電路和開關(guān)電源。

背景技術(shù)：

在電子電路設(shè)計領(lǐng)域，開關(guān)控制電路的應(yīng)用十分廣泛，例如，其可以應(yīng)用于開關(guān)電源、音頻功率放大器等電路。其中，開關(guān)電源可以包括：降壓式變換電路(也可稱為Buck電路)、升壓式變換電路(也可稱為Boost電路)和升降壓式變換電路(Buck-Boost電路)，可通過控制電路和儲能元件(例如電感和電容)的不同的連接方式實現(xiàn)不同的電路架構(gòu)。以上所述的開關(guān)電源以開關(guān)切換的方式工作，使能量在電感和電容等儲能元件上存儲、傳輸，使得開關(guān)電源輸出的電壓相比起輸入電壓被抬高或者降低，相比于線性電源電路中的電流需經(jīng)過電阻等元件會轉(zhuǎn)換為熱能而引起的電能浪費，開關(guān)電源具有較高的電能利用率和工作效率，自身發(fā)熱也比較小，因此可廣泛應(yīng)用于手機等便攜式產(chǎn)品中。

近幾年來，便攜式產(chǎn)品出現(xiàn)了結(jié)構(gòu)輕薄化、大電流充電、拍照閃光燈功能等需求。小封裝體積的電感、電容及更小的電流紋波指標(biāo)需要開關(guān)電源的開關(guān)頻率大于2MHz，甚至高達4MHz，這意味著開關(guān)電源要具有更短的死區(qū)時間、更快的狀態(tài)切換過程。但是，這種高速的開關(guān)狀態(tài)的切換同時會帶來電磁干擾(Electromagnetic Interference，EMI)輻射、電壓振鈴和過沖，EMI輻射成為周邊的其他高靈敏度器件的干擾源，而電壓振鈴和過沖除了對開關(guān)電源帶來噪聲干擾外，還會造成其內(nèi)部器件由于承受過壓而具有燒壞的風(fēng)險。于此同時，基于以上所述的產(chǎn)品中類似大電流(例如2A至3A充電電流)充電的需求，開關(guān)電源會長時間工作在大負載電流的情況，考慮到印制電路板(Printed Circuits Board，PCB)或者芯片量產(chǎn)測試環(huán)境引起的較大的寄生電感(一般大于2nH)，電壓過沖會進一步加大。

以下以現(xiàn)有技術(shù)的一種包括所述開關(guān)控制電路的Boost電路為例進行詳細說明。如圖1所示，Boost電路100可以包括：第一開關(guān)管N0、第二開關(guān)管P0、儲能元件電感L和電容Cout以及包括邏輯門U1至U8的邏輯控制電路(圖中未標(biāo)示)；其中，所述Boost電路100的輸入電壓為電壓VIN，輸出電壓為電壓OUT，對外輸出負載電流Iload為后續(xù)電路供電，PWM信號Vduty適于控制通過所述邏輯控制電路對第一開關(guān)管N0和第二開關(guān)管P0進行控制；如果將所述開關(guān)電源封裝于芯片，那么，芯片封裝的引腳SW、OUT和GND上可能引起寄生阻抗，分別記為電阻Rsw、Rout和Rgnd，同時，由于在PCB上，引腳OUT至所述電容Cout之間的走線會引起寄生電感Lpout。其中，所述第一開關(guān)管N0的漏極耦接開關(guān)節(jié)點SW，其源極和襯底接地，其柵極耦接非門U8的輸出端，所述第二開關(guān)管P0的漏極耦接所述開關(guān)節(jié)點SW，其源極和襯底耦接所述電壓OUT，其柵極耦接非門U4的輸出端。

當(dāng)所述第一開關(guān)管N0導(dǎo)通時，開關(guān)節(jié)點SW通過低阻抗耦接到地，當(dāng)所述第二開關(guān)管P0導(dǎo)通時，開關(guān)節(jié)點SW通過低阻抗輸出所述電壓OUT?；谒鯬WM信號Vduty和邏輯控制電路的作用，第一開關(guān)管N0和第二開關(guān)管P0將交替導(dǎo)通或者關(guān)斷，以實現(xiàn)Boost電路100的升壓功能。為了避免所述開關(guān)電源的輸出端到地的電流穿通，在整個開關(guān)切換過程中要避免第一開關(guān)管N0和第二開關(guān)管P0同時導(dǎo)通，即在導(dǎo)通第二開關(guān)管P0之前要關(guān)斷第一開關(guān)管N0，在導(dǎo)通第一開關(guān)管N0之前要關(guān)閉第二開關(guān)管P0，兩者同時不導(dǎo)通的時間間隔通常稱為以上所述的死區(qū)時間。

由于第一開關(guān)管N0和第二開關(guān)管P0的導(dǎo)通阻抗非常小，因此所述開關(guān)節(jié)點SW的電平轉(zhuǎn)換速率會非常快，經(jīng)過寄生電感Lpout的電流變化速率會比較大，因此會在寄生電感Lpout上產(chǎn)生較大的電壓過沖，不但會導(dǎo)致EMI輻射，而且會使得所述第二開關(guān)管N0承受較大的過壓風(fēng)險，甚至過熱燒毀。

以上僅以Boost電路進行舉例說明，但總結(jié)而言，在所有開關(guān)控制電路中均存在以上所述的問題。因此，現(xiàn)有技術(shù)的開關(guān)控制電路面臨著在開關(guān)快速切換時可能引起EMI輻射、電壓振鈴和過沖的問題。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的技術(shù)問題是如何合理降低開關(guān)控制電路在開關(guān)快速切換時引起的EMI輻射、電壓振鈴和過沖。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種開關(guān)控制電路，包括：導(dǎo)通阻抗依次增大的第一主開關(guān)管、第一弱開關(guān)管和第二弱開關(guān)管；導(dǎo)通阻抗依次增大的第二主開關(guān)管、第三弱開關(guān)管和第四弱開關(guān)管，其中，所述第一主開關(guān)管、第一弱開關(guān)管和第二弱開關(guān)管的第一端均耦接開關(guān)節(jié)點，所述第一主開關(guān)管、第一弱開關(guān)管和第二弱開關(guān)管的第二端均耦接第一電源節(jié)點；所述第二主開關(guān)管、第三弱開關(guān)管和第四弱開關(guān)管的第一端均耦接所述開關(guān)節(jié)點，所述第二主開關(guān)管、第三弱開關(guān)管和第四弱開關(guān)管的第二端均耦接第二電源節(jié)點；邏輯控制電路，響應(yīng)于第一PWM信號，適于生成第一控制信號并傳輸至所述第一主開關(guān)管的控制端，生成第二控制信號并傳輸至所述第二主開關(guān)管的控制端，生成第三控制信號并傳輸至所述第一弱開關(guān)管和第四弱開關(guān)管的控制端，生成第四控制信號并傳輸至所述第二弱開關(guān)管和第三弱開關(guān)管的控制端；其中，當(dāng)所述第一PWM信號由第二邏輯電平切換為第一邏輯電平時，所述第二控制信號控制所述第二主開關(guān)管關(guān)斷，而后所述第四控制信號控制所述第三弱開關(guān)管關(guān)斷并控制所述第二弱開關(guān)管導(dǎo)通，所述第三控制信號控制所述第四弱開關(guān)管關(guān)斷并控制所述第一弱開關(guān)管導(dǎo)通，而后所述第一控制信號控制所述第一主開關(guān)管導(dǎo)通；當(dāng)所述第一PWM信號由所述第一邏輯電平切換為所述第二邏輯電平時，所述第一控制信號控制所述第一主開關(guān)管關(guān)斷，而后所述第三控制信號控制所述第一弱開關(guān)管關(guān)斷并控制所述第四弱開關(guān)管導(dǎo)通，所述第四控制信號控制所述第二弱開關(guān)管關(guān)斷并控制所述第三弱開關(guān)管導(dǎo)通，而后所述第一控制信號控制所述第二主開關(guān)管導(dǎo)通。

可選地，當(dāng)所述第一PWM信號由所述第二邏輯電平切換為所述第一邏輯電平時，所述第四控制信號控制所述第三弱開關(guān)管關(guān)斷并控制所述第二弱開關(guān)管導(dǎo)通的過程，與所述第三控制信號控制所述第四弱開關(guān)管關(guān)斷并控制所述第一弱開關(guān)管導(dǎo)通的過程在時間上具有交疊；當(dāng)所述第一PWM信號由所述第一邏輯電平切換為所述第二邏輯電平時，所述第三控制信號控制所述第一弱開關(guān)管關(guān)斷并控制所述第四弱開關(guān)管導(dǎo)通的過程，與所述第四控制信號控制所述第二弱開關(guān)管關(guān)斷并控制所述第三弱開關(guān)管導(dǎo)通的過程在時間上具有交疊。

可選地，所述邏輯控制電路包括：第一邏輯單元，適于根據(jù)所述第一PWM信號、第一延遲信號和第二延遲信號得到所述第一控制信號，其中，所述第一延遲信號相比于所述第三控制信號具有第一延遲，所述第二延遲信號相比于所述第四控制信號具有第二延遲；第二邏輯單元，適于根據(jù)所述第一PWM信號、第一延遲信號和第二延遲信號得到所述第二控制信號；第三邏輯單元，適于根據(jù)所述第一控制信號、第二控制信號和第一PWM信號得到第五控制信號；第四邏輯單元，適于根據(jù)所述第五控制信號和所述第四控制信號得到所述第三控制信號；第五邏輯單元，適于根據(jù)所述第五控制信號和所述第三控制信號得到所述第四控制信號。

可選地，所述第一邏輯單元包括：按順序級聯(lián)的第一或非門、第一非門、第二非門和第三非門，所述第一或非門接收所述第一PWM信號、第一延遲信號和第二延遲信號，所述第三非門的輸出端輸出所述第一控制信號。

可選地，所述第二邏輯單元包括：按順序級聯(lián)的第一與非門、第四非門、第五非門和第六非門，所述第一與非門接收所述第一PWM信號、第一延遲信號和第二延遲信號，所述第六非門的輸出端輸出所述第二控制信號。

可選地，所述第三邏輯單元包括：第二與非門，接收所述第一控制信號和第一PWM信號；第七非門，接收所述第二控制信號；第三與非門，其第一輸入端耦接所述第二與非門的輸出端，其第二輸入端耦接所述第七非門的輸出端，其輸出端輸出所述第五控制信號。

可選地，所述第四邏輯單元包括：按順序級聯(lián)的第二或非門、第八非門、第九非門和第十非門，所述第二或非門接收所述第五控制信號和所述第四控制信號，所述第十非門的輸出端輸出所述第三控制信號。

可選地，所述第五邏輯單元包括：按順序級聯(lián)的第四與非門、第十一非門、第十二非門和第十三非門，所述第四與非門接收所述第五控制信號和所述第三控制信號，所述第十三非門的輸出端輸出所述第四控制信號。

可選地，所述邏輯控制單元還包括：級聯(lián)的第一施密特觸發(fā)器和第十四非門，適于對所述第三控制信號提供所述第一延遲，其中，所述第一施密特觸發(fā)器的輸入端接收所述第三控制信號，所述第十四非門的輸出端輸出所述第一延遲信號；級聯(lián)的第二施密特觸發(fā)器和第十五非門，適于對所述第四控制信號提供所述第二延遲，其中，所述第二施密特觸發(fā)器的輸入端接收所述第四控制信號，所述第十五非門的輸出端輸出所述第二延遲信號。

可選地，所述第一主開關(guān)管、第一弱開關(guān)管和第二弱開關(guān)均為PMOS管，各自的第一端為PMOS管的漏極，各自的第二端為PMOS管的源極，各自的控制端為PMOS管的柵極；所述第二主開關(guān)管、第三弱開關(guān)管和第四弱開關(guān)均為NMOS管，各自的第一端為NMOS管的漏極，各自的第二端為NMOS管的源極，各自的控制端為NMOS管的柵極。

為解決上述技術(shù)問題，本發(fā)明實施例還提供一種開關(guān)電源，包括：以上所述的開關(guān)控制電路；電感，耦接于所述開關(guān)節(jié)點與所述開關(guān)電源的第一輸入端之間；電容，耦接于所述第一電源節(jié)點和第二電源節(jié)點之間，所述第二電源節(jié)點耦接所述開關(guān)電源的第二輸入端。

與現(xiàn)有技術(shù)相比，本發(fā)明實施例的技術(shù)方案具有以下有益效果：

本發(fā)明實施例提供一種開關(guān)控制電路和開關(guān)電源，所述開關(guān)控制電路可以包括：導(dǎo)通阻抗依次增大的第一主開關(guān)管、第一弱開關(guān)管和第二弱開關(guān)管，導(dǎo)通阻抗依次增大的第二主開關(guān)管、第三弱開關(guān)管和第四弱開關(guān)管；邏輯控制電路，響應(yīng)于第一PWM信號，適于生成第一控制信號、第二控制信號、第三控制信號和第四控制信號。在本實施例中，當(dāng)所述第一PWM信號為高電平時，所述開關(guān)節(jié)點與所述第二電源節(jié)點之間的第一電流完成了從所述第二主開關(guān)管、第三弱開關(guān)管和第四弱開關(guān)管向所述第一主開關(guān)管、第一弱開關(guān)管和第二弱開關(guān)管的緩慢過渡。而且，在電流的緩慢過渡過程中，所述開關(guān)節(jié)點與所述第二電源節(jié)點之間的電壓從未出現(xiàn)全部加載至導(dǎo)通阻抗最小的第二主開關(guān)管之上的情況，僅出現(xiàn)過全部加載至所述第二主開關(guān)管、第三弱開關(guān)管和第四弱開關(guān)管上、全部加載至導(dǎo)通阻抗中等的第三弱開關(guān)管和導(dǎo)通阻抗最大的第四弱開關(guān)管上，以及全部加載至導(dǎo)通阻抗最大的第四弱開關(guān)管上，可以較大限度地防止開關(guān)管過載，防止燒毀。

此外，相比于現(xiàn)有技術(shù)而言，本發(fā)明實施例開關(guān)控制電路包括至少兩組、數(shù)量為六個的開關(guān)管，由于在各個開關(guān)管進行開關(guān)狀態(tài)切換時，所述第二弱開關(guān)管和第四弱開關(guān)管的導(dǎo)通阻抗不宜過大，否則在所述第一電流加載至二者上時，容易引起二者過載，但是，各個開關(guān)管的阻抗也不宜過小，否則不能夠滿足電路的功率損耗要求，在這種情況下，可以通過對各個開關(guān)管導(dǎo)通阻抗的靈活配置，均衡地調(diào)節(jié)所述第一電流在兩組開關(guān)管之間的過渡速度，還可以兼顧電路的功率損耗以及對開關(guān)管的保護。進一步而言，所述開關(guān)電源在沒有明顯性能犧牲的情況下，極大提升EMI性能，減小了開關(guān)節(jié)點處的電壓振鈴和過沖，避免了開關(guān)管的過壓風(fēng)險。

進一步而言，當(dāng)所述第一PWM信號由所述第二邏輯電平切換為所述第一邏輯電平時，所述第四控制信號控制所述第三弱開關(guān)管關(guān)斷并控制所述第二弱開關(guān)管導(dǎo)通的過程，與所述第三控制信號控制所述第四弱開關(guān)管關(guān)斷并控制所述第一弱開關(guān)管導(dǎo)通的過程在時間上具有交疊，這可以使得以上所述的第一電流會逐漸地從所述第三弱開關(guān)管過渡到所述第四弱開關(guān)管，這避免了所述第一電流全部流過導(dǎo)通阻抗最大(也即尺寸最小)的所述第四弱開關(guān)管的功率過載風(fēng)險。

附圖說明

圖1是現(xiàn)有技術(shù)的一種包括開關(guān)控制電路的Boost電路的電路圖。

圖2是圖1所示的Boost電路中開關(guān)節(jié)點、第一開關(guān)管和第二開關(guān)管的控制電壓、寄生阻抗上的電流和電流變化率的波形仿真圖。

圖3是現(xiàn)有技術(shù)的另一種Boost電路中開關(guān)節(jié)點、第一開關(guān)管和第二開關(guān)管的控制電壓、寄生阻抗上的電流和電流變化率的波形仿真圖。

圖4是本發(fā)明實施例開關(guān)控制電路的一種示意性結(jié)構(gòu)框圖。

圖5是包括本發(fā)明實施例開關(guān)控制電路的一種開關(guān)電源的示意性結(jié)構(gòu)框圖。

圖6是圖5所示的開關(guān)電源中開關(guān)節(jié)點、第一主開關(guān)管的控制電壓、第二主開關(guān)管的控制電壓、第一和第四弱開關(guān)管的控制電壓以及第二和第三弱開關(guān)管的控制電壓、寄生阻抗上的電流和電流變化率的波形仿真圖。

圖7是本發(fā)明實施例開關(guān)控制電路中邏輯控制電路的一種電路圖。

圖8是本發(fā)明實施例開關(guān)電源的一種電路圖。

具體實施方式

如背景技術(shù)部分所述，以Boost電路為舉例的開關(guān)控制電路面臨著在開關(guān)快速切換時可能引起EMI輻射、電壓振鈴和過沖的問題。

本申請發(fā)明人進一步地對圖1所示的Boost電路進行了分析。繼續(xù)參照圖1，在Boost電路100中，為了實現(xiàn)較高的效率，第一開關(guān)管N0和第二開關(guān)管P0的寬長比都會比較大，從而得到較小的導(dǎo)通阻抗，通常會在100mΩ級別；在典型的大電流應(yīng)用中，導(dǎo)通阻抗可以達到30～80mΩ。當(dāng)?shù)谝婚_關(guān)管N0導(dǎo)通時，開關(guān)節(jié)點SW通過低阻抗耦接到地，基于確定大小的電感電流，第一開關(guān)管N0的漏極和源極之間的電壓Vds比較??；當(dāng)?shù)诙_關(guān)管P0導(dǎo)通時，開關(guān)節(jié)點SW通過低阻抗輸出所述電壓OUT，基于確定的電感電流，第二開關(guān)管P0的漏極和源極之間的電壓Vds也比較??；那么，根據(jù)功率與電壓和電流之間的關(guān)系，第一開關(guān)管N0和第二開關(guān)管P0的功率損耗都會比較小，從而得到較高的工作效率。

在PCB上形成的寄生電感，引腳OUT至所述電容Cout之間的走線會引起寄生電感Lpout，走線越長，寄生電感Lpout會相對越大，一般在0.5～1nH，但在一些惡劣的測試環(huán)境中，寄生電感Lpout會大于2nH，甚至達到10nH的級別。

而且，由于第一開關(guān)管N0和第二開關(guān)管P0的導(dǎo)通阻抗非常小，因此開關(guān)節(jié)點SW處的電平大小的轉(zhuǎn)換速率會非?？?，經(jīng)過所述寄生電感Lpout(也即經(jīng)過所述寄生阻抗Rout)的電流變化速率dI(Rout)/dt(以下簡稱dI/dt)會比較大，因此，會在寄生電感Lpout上產(chǎn)生較大的電壓過沖Vspike。舉例而言，以電流變化率dI/dt＝4A/s、L＝1nH、流經(jīng)電感L的電流為1A，寄生阻抗Rout為0.05Ω為例，那么電壓過沖Vspike＝4A/s×1nH＝4V。由于存在電容Cout，所述Boost電路100的輸出端的電壓會相對穩(wěn)定(如4.5V)。那么此時，所述開關(guān)節(jié)點SW處的電壓Vsw可以采用如下公式進行計算：Vsw＝Vout+Vspike+Vdio_p0+I×Rout＝4.5V+4V+0.7V+1A×0.05Ω＝9.25V，其中，Vout為Boost電路100的輸出端的電壓，Vdio_p0為第二開關(guān)管P0的寄生二極管的正向壓降，I×Rout為電感L上的電流流過寄生阻抗Rout產(chǎn)生的壓降?？梢钥闯?，除了Boost電路100的輸出端的電壓，所述電壓過沖Vspike在電壓Vsw中所占的比重最大，因此，只有減小電壓過沖Vspike才能最大限度地減小開關(guān)節(jié)點SW處表現(xiàn)出的電壓過沖，而且正是較大的電流變化率dI/dt和寄生電感Lpout的存在，才產(chǎn)生了較大的電壓過沖Vspike。

本申請發(fā)明人還對Boost電路100中第一開關(guān)管N0的控制電壓V(N0)、第二開關(guān)管P0的控制電壓V(P0)、開關(guān)節(jié)點SW的電平V(SW)以及寄生阻抗Rout上的電流I(Rout)和所述電流變化率dI(Rout)/dt的波形進行了仿真。

如圖2所示，在第一開關(guān)管N0的控制端電壓V(N0)和第二開關(guān)管P0的控制端電壓V(P0)的作用下，所述開關(guān)節(jié)點SW處的電壓發(fā)生切換，由高電平切換為低電平，寄生阻抗Rout上的電流變化率dI(Rout)/dt中的兩個尖峰分別對應(yīng)流經(jīng)所述寄生阻抗Rout的電流I(Rout)從1A變化至0A和從0A變化至1A的兩個切換過程，且兩個峰值高達6至8A/ns，這意味著如果存在1nH的寄生電感Lpout，將導(dǎo)致開關(guān)節(jié)點SW處具有至少6A/ns×1nH＝6V的過沖電壓；并且開關(guān)節(jié)點SW從高電平切換到低電平，或從低電平切換到高電平的切換時間不足1ns，這會產(chǎn)生極大的EMI輻射干擾。

現(xiàn)有通常的一個改善方案是在圖1所示的Boost電路100的基礎(chǔ)上，將開關(guān)控制電路部分的邏輯控制電路中用于驅(qū)動第一開關(guān)管N0和第二開關(guān)管P0的驅(qū)動電路減弱，也即將非門U4和U8的尺寸減小，非門U4和U8的下拉驅(qū)動能力減弱。相比改進之前，非門U4和U8將需要更長的時間去關(guān)閉第一開關(guān)管N0和第二開關(guān)管P0，使得第一開關(guān)管N0和第二開關(guān)管P0在切換開關(guān)節(jié)點SW電平狀態(tài)的過程中需要維持更長的導(dǎo)通時間。這種改進將會減小所述電流變化率dI/dt，進而減小EMI輻射和電壓過沖，但會導(dǎo)致開關(guān)節(jié)點SW電平狀態(tài)的切換時間變得很長，達到改進前的1.5至2倍，這與開關(guān)控制電路的高開關(guān)速度所期望的短切換時間是相悖的。因此，將第一開關(guān)管N0和第二開關(guān)管P0的導(dǎo)通速率減緩以獲得較小的電流變化率是一種犧牲很大、但獲益較小的低效率方案。

具體而言，由圖3中的波形仿真圖可以得出，在第一開關(guān)管N0的控制端電壓V(N0)和第二開關(guān)管P0的控制端電壓V(P0)的作用下，所述開關(guān)節(jié)點SW處的電壓發(fā)生切換，由高電平切換為低電平，在此過程中，寄生電阻Rout上的電流變化率dI(Rout)/dt的兩個尖峰值會減小到約2A/ns，這意味著如果存在1nH的寄生電感Lpout，那么將導(dǎo)致開關(guān)節(jié)點SW處具有至少2A/ns×1nH＝2V的過沖電壓。相比于圖2所示的改進前的波形仿真圖，這在一定程度上減小了電流變化率dI/dt，進而減小了開關(guān)節(jié)點SW處的電壓過沖，但卻使得第一開關(guān)管N0和第二開關(guān)管P0的控制信號的穩(wěn)定建立時間增加到改進前的2至3倍，這會嚴(yán)重影響到高速boost電路的工作性能?？傊@種改進方法在有限地減小了開關(guān)節(jié)點SW處的電壓過沖的同時，缺點十分明顯。

因此，基于以上分析可知，現(xiàn)有技術(shù)針對降低開關(guān)控制電路在開關(guān)快速切換時引起的EMI輻射、電壓振鈴和過沖這一技術(shù)問題，其改進方案盡管可以達到這一目的，然而，卻嚴(yán)重影響了開關(guān)控制電路的工作性能，這在工作頻率為例如大于2MHz的開關(guān)控制電路設(shè)計中甚至不能接受，因此，現(xiàn)有技術(shù)的開關(guān)控制電路在解決上述技術(shù)問題時采用的方案欠佳。

針對以上所述的技術(shù)問題，本發(fā)明實施例提出一種開關(guān)控制電路，在幾乎不影響開關(guān)控制電路的工作性能的情況下，合理且有效降低開關(guān)控制電路在開關(guān)快速切換時引起的EMI輻射、電壓振鈴和過沖。

為使本發(fā)明的上述目的、特征和有益效果能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

圖4是本發(fā)明實施例開關(guān)控制電路的一種示意性結(jié)構(gòu)框圖。

如圖4所示，本發(fā)明實施例開關(guān)控制電路200可以包括：導(dǎo)通阻抗依次增大的第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)管P3、導(dǎo)通阻抗依次增大的第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3和邏輯控制電路10。

其中，所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)管P3的第一端均耦接開關(guān)節(jié)點SW，所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)管P3的第二端均耦接第一電源節(jié)點PWR1；所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3的第一端均耦接所述開關(guān)節(jié)點SW，所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3的第二端均耦接第二電源節(jié)點PWR2。

在具體實施中，所述第一主開關(guān)管P1和第二主開關(guān)管N1可以為大尺寸開關(guān)管；所述第一弱開關(guān)管P2和第三弱開關(guān)管N2可以為中等尺寸開關(guān)管，其導(dǎo)通阻抗可以為所述第一主開關(guān)管P1或第二主開關(guān)管N1的2～5倍；所述第二弱開關(guān)管P3和第四弱開關(guān)管N3可以為小尺寸開關(guān)管，其導(dǎo)通阻抗可以為所述第一主開關(guān)管P1或第二主開關(guān)管N1的5～20倍。

當(dāng)控制端的信號為第一邏輯電平(例如低電平)時，所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)管P3受控導(dǎo)通，所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3受控關(guān)斷；當(dāng)控制端的信號為不同于所述第一邏輯電平的第二邏輯電平(例如高電平)時，所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)管P3受控關(guān)斷，所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3受控導(dǎo)通。

所述邏輯控制電路10響應(yīng)于第一PWM信號PWM1，適于生成第一控制信號Ctrl1并傳輸至所述第一主開關(guān)管P1的控制端，生成第二控制信號Ctrl2并傳輸至所述第二主開關(guān)管N1的控制端，生成第三控制信號Ctrl3并傳輸至所述第一弱開關(guān)管P2和第四弱開關(guān)管N3的控制端，生成第四控制信號Ctrl4并傳輸至所述第二弱開關(guān)管P3和第三弱開關(guān)管N2的控制端。

當(dāng)所述第一PWM信號PWM1由所述第二邏輯電平(例如高電平)切換為所述第一邏輯電平(例如低電平)時，所述第二控制信號Ctrl2控制所述第二主開關(guān)管N1關(guān)斷，而后所述第四控制信號Ctrl4控制所述第三弱開關(guān)管N2關(guān)斷并控制所述第二弱開關(guān)管P3導(dǎo)通，所述第三控制信號Ctrl3控制所述第四弱開關(guān)管N3關(guān)斷并控制所述第一弱開關(guān)管P2導(dǎo)通，而后所述第一控制信號Ctrl1控制所述第一主開關(guān)管P1導(dǎo)通。

當(dāng)所述第一PWM信號PWM1由所述第一邏輯電平(例如低電平)切換為所述第二邏輯電平(例如高電平)時，所述第一控制信號Ctrl1控制所述第一主開關(guān)管P1關(guān)斷，而后所述第三控制信號Ctrl3控制所述第一弱開關(guān)管P2關(guān)斷并控制所述第四弱開關(guān)管N3導(dǎo)通，所述第四控制信號Ctrl4控制所述第二弱開關(guān)管P3關(guān)斷并控制所述第三弱開關(guān)管N2導(dǎo)通，而后所述第一控制信號Ctrl1控制所述第二主開關(guān)管N1導(dǎo)通。

具體分析而言，當(dāng)所述第一PWM信號PWM1為高電平時，所述開關(guān)節(jié)點SW與所述第二電源節(jié)點PWR2之間的電流(設(shè)為第一電流)被分配至所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3上。由于所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3的導(dǎo)通阻抗依次增大，三個開關(guān)管并聯(lián)后的導(dǎo)通阻抗非常小，所以落在三個開關(guān)管的源極漏極之間的壓降非常小，進而在三個開關(guān)管上的功率損耗非常小。

當(dāng)所述第一PWM信號PWM1由高電平切換為低電平時，在所述邏輯控制電路10的作用下，首先第二主開關(guān)管N1關(guān)斷，使得所述第一電流被分配至所述第三弱開關(guān)管N2和第四弱開關(guān)管N3上；而后，經(jīng)過若干時間的延遲，所述第三弱開關(guān)管N2關(guān)斷，所述第二弱開關(guān)管P3導(dǎo)通，使得所述第一電流被分配至所述第二弱開關(guān)管P3和第四弱開關(guān)管N3上，所述第四弱開關(guān)管N3關(guān)斷，所述第一弱開關(guān)管P2導(dǎo)通，使得所述第一電流被分配至所述第一弱開關(guān)管P2和第二弱開關(guān)管P3上；而后，所述第一主開關(guān)管P1導(dǎo)通，使得所述第一電流被分配至所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)管P3上。

以上過程中，在各個開關(guān)管進行開關(guān)狀態(tài)切換的同時，所述第一電流完成了從所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3向所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)管P3的緩慢過渡。而且，可以看出，在電流的緩慢過渡過程中，所述開關(guān)節(jié)點SW與所述第二電源節(jié)點PWR2之間的電壓從未出現(xiàn)全部加載至導(dǎo)通阻抗最小的第二主開關(guān)管N1之上的情況，僅出現(xiàn)過全部加載至所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3上、全部加載至導(dǎo)通阻抗中等的第三弱開關(guān)管N2和導(dǎo)通阻抗最大的第四弱開關(guān)管N3上，以及全部加載至導(dǎo)通阻抗最大的第四弱開關(guān)管N3上，可以較大限度地防止開關(guān)管過載，防止燒毀。此外，相比于圖1所示的開關(guān)控制電路100僅包括第一開關(guān)管N0和第二開關(guān)管P0而言，本發(fā)明實施例開關(guān)控制電路200包括至少兩組、數(shù)量為六個的開關(guān)管，由于在各個開關(guān)管進行開關(guān)狀態(tài)切換時，所述第二弱開關(guān)管P3和第四弱開關(guān)管N3的導(dǎo)通阻抗不宜過大，否則在所述第一電流加載至二者上時，容易引起二者過載，但是，各個開關(guān)管的阻抗也不宜過小，否則不能夠滿足電路的功率損耗要求，在這種情況下，可以通過對各個開關(guān)管導(dǎo)通阻抗的靈活配置，均衡地調(diào)節(jié)所述第一電流在兩組開關(guān)管之間的過渡速度，還可以兼顧電路的功率損耗以及對開關(guān)管的保護。

同理，也即當(dāng)所述第一PWM信號PWM1為低電平時，所述開關(guān)節(jié)點SW與所述第一電源節(jié)點PWR1之間的電流(設(shè)為第二電流)被分配至所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)管P3上。當(dāng)所述第一PWM信號PWM1由低電平切換為高電平時，在所述邏輯控制電路10的作用下，首先第一主開關(guān)管P1關(guān)斷，使得所述第一電流被分配至所述第一弱開關(guān)管P2和第二弱開關(guān)管P3上；而后，經(jīng)過若干時間的延遲，所述第一弱開關(guān)管P2關(guān)斷，所述第四弱開關(guān)管N3導(dǎo)通，使得所述第一電流被分配至所述第二弱開關(guān)管P3和第四弱開關(guān)管N3上，所述第二弱開關(guān)管P3關(guān)斷，所述第三弱開關(guān)管N2導(dǎo)通，使得所述第一電流被分配至所述第三弱開關(guān)管N2和第四弱開關(guān)管N3上；而后，所述第二主開關(guān)管N1導(dǎo)通，使得所述第一電流被分配至所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3上。

以上過程中，在各個開關(guān)管進行開關(guān)狀態(tài)切換的同時，所述第二電流完成了從所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)管P3向所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3的緩慢過渡。而且，同樣可以較大限度地防止開關(guān)管過載，防止燒毀。此外，還可以通過對各個開關(guān)管導(dǎo)通阻抗的靈活配置，均衡地調(diào)節(jié)所述第一電流在兩組開關(guān)管之間的過渡速度，還可以兼顧電路的功率損耗以及對開關(guān)管的保護。

在具體實施中，所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)可以均為PMOS管，各自的第一端為PMOS管的漏極，各自的第二端為PMOS管的源極，各自的控制端為PMOS管的柵極。所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)可以均為NMOS管，各自的第一端為NMOS管的漏極，各自的第二端為NMOS管的源極，各自的控制端為NMOS管的柵極。

需要說明的是，本發(fā)明實施例不應(yīng)對以上所述的各個開關(guān)管的具體形式進行限制。其中，所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)還可以均為NMOS管，其控制端的電壓為高電平時導(dǎo)通；所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)可以均為PMOS管，其控制端的電壓為低電平時導(dǎo)通，只要滿足所述開關(guān)控制電路200對各個開關(guān)管的導(dǎo)通或關(guān)斷的條件即可。本實施例僅以所述第一主開關(guān)管P1、第一弱開關(guān)管P2和第二弱開關(guān)可以均為PMOS管，所述第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)可以均為NMOS管為例進行說明。

進一步而言，在具體實施中，當(dāng)所述第一PWM信號PWM1由所述第二邏輯電平切換為所述第一邏輯電平時，所述第四控制信號Ctrl4控制所述第三弱開關(guān)管N2關(guān)斷并控制所述第二弱開關(guān)管P3導(dǎo)通的過程，與所述第三控制信號Ctrl3控制所述第四弱開關(guān)管N3關(guān)斷并控制所述第一弱開關(guān)管P2導(dǎo)通的過程在時間上可以具有交疊。也即當(dāng)所述第二控制信號Ctrl2開始控制所述第三弱開關(guān)管N2關(guān)斷，卻又未完全關(guān)斷時，所述第三控制信號Ctrl3開始控制所述第四弱開關(guān)管N3導(dǎo)通，可以使得以上所述的第一電流會逐漸地從所述第三弱開關(guān)管N2過渡到所述第四弱開關(guān)管N3，這避免了電流全部流過導(dǎo)通阻抗最大(也即尺寸最小)的所述第四弱開關(guān)管N3的功率過載風(fēng)險。

同理，在具體實施中，當(dāng)所述第一PWM信號PWM1由所述第一邏輯電平切換為所述第二邏輯電平時，所述第三控制信號Ctrl3控制所述第一弱開關(guān)管P2關(guān)斷并控制所述第四弱開關(guān)管N3導(dǎo)通的過程，與所述第四控制信號Ctrl4控制所述第二弱開關(guān)管P3關(guān)斷并控制所述第三弱開關(guān)管N2導(dǎo)通的過程在時間上可以具有交疊，可以避免電流全部流過所述第二弱開關(guān)管P3的功率過載風(fēng)險，所述第二電流可以完成從PMOS開關(guān)管到NMOS開關(guān)管的相對平滑的切換過程。

繼續(xù)以所述開關(guān)控制電路200應(yīng)用于開關(guān)電源為例。

圖5是包括本發(fā)明實施例開關(guān)控制電路200的一種開關(guān)電源的示意性結(jié)構(gòu)框圖。參照圖5所示，以Boost電路為例，除了所述開關(guān)控制電路200，開關(guān)電源300還可以包括電感L和電容Cout，所述電感L耦接于所述開關(guān)節(jié)點SW與所述開關(guān)電源300的第一輸入端之間，所述電容Cout耦接于所述第一電源節(jié)點PWR1和第二電源節(jié)點PWR2之間，所述第二電源節(jié)點PWR2耦接所述開關(guān)電源300的第二輸入端。所述第一電源節(jié)點PWR1輸出負載電流Iload為負載電路(圖未示)供電。其中，如背景技術(shù)部分所述，如果將所述開關(guān)電源300封裝于芯片，那么，芯片封裝的引腳SW、OUT和GND上可能引起寄生阻抗，分別記為電阻Rsw、Rout和Rgnd，同時，由于在PCB上，引腳OUT至所述電容Cout之間的走線會引起寄生電感Lpout。

圖6是圖5所示的開關(guān)電源300中開關(guān)節(jié)點SW、第一主開關(guān)管P1的控制電壓、第二主開關(guān)管N1的控制電壓、第一和第四弱開關(guān)管N3的控制電壓以及第二和第三弱開關(guān)管N2的控制電壓、寄生阻抗Rout上的電流和電流變化率的波形仿真圖。

如圖6所示，所述第一控制信號Ctrl1的幅度表示為電壓V(P1)，所述第二控制信號Ctrl2的幅度表示為電壓V(N1)，所述第三控制信號Ctrl3的幅度表示為電壓V(P2_N3)，所述第四控制信號Ctrl4的幅度表示為電壓V(P3_N2)。在本實施例中，所述電壓V(P1)、電壓V(N1)、電壓V(P2_N3)和電壓V(P3_N2)均由低電平變換為高電平。并且，所述電壓V(P1)、電壓V(P3_N2)、電壓V(P2_N3)和電壓V(N1)的高電平持續(xù)時間依次遞減，并且，在后一個為低電平時，需保證前一個為高電平，以控制所述開關(guān)節(jié)點SW處的電壓受控由高電平切換為低電平。一方面保證了在第二主開關(guān)管N1、第三弱開關(guān)管N2和第四弱開關(guān)管N3都關(guān)斷后，所述第一主開關(guān)管P1才受控開啟，此過程保證了所述第二主開關(guān)管N1快速關(guān)斷和所述第一主開關(guān)管P1快速導(dǎo)通之間滿足兩相非交疊時序；另一方面也保證了所述第三弱開關(guān)管N2關(guān)斷的過程與所述第四弱開關(guān)管N3關(guān)斷的過程在時間上可以具有交疊。

在圖6中，所述寄生電阻Rout上的電流變化率dI(Rout)/dt的兩個尖峰值會減小到0.7～0.9A/ns，這意味著如果存在1nH的寄生電感Lpout，那么根據(jù)前文的分析，將會導(dǎo)致所述開關(guān)節(jié)點SW處僅產(chǎn)生0.7A/ns×1nH＝0.7V的過沖電壓。相比于現(xiàn)有技術(shù)(具體參照圖2和圖3的仿真結(jié)果)，本發(fā)明實施例開關(guān)控制電路200極大地減小了寄生電阻Rout上的電流變化率dI(Rout)/dt，以此減小了所述開關(guān)節(jié)點SW處的尖峰過沖。盡管所述開關(guān)節(jié)點SW的電平切換速率明顯減緩，但各個開關(guān)管的控制端所接收的電壓信號的建立時間卻并沒有明顯增加。在沒有明顯性能犧牲的情況下，極大提升抗EMI性能，減小了開關(guān)節(jié)點SW處的電壓振鈴和過沖，避免了NMOS開關(guān)管的過壓風(fēng)險。

圖7是本發(fā)明實施例開關(guān)控制電路中邏輯控制電路的一種電路圖。

在具體實施中，所述第一PWM信號PWM1可以由脈寬調(diào)制電路生成，也可以由Boost電路的控制環(huán)路產(chǎn)生，頻率一般在1MHz至10MHz，使得所述第一PWM信號PWM1的占空比可調(diào)，以影響所述開關(guān)控制電路200中各個開關(guān)管的導(dǎo)通和關(guān)斷時間，進而影響各個開關(guān)管的工作效率。

如圖7所示，在具體實施中，所述邏輯控制電路10可以包括第一邏輯單元(圖中未標(biāo)示)、第二邏輯單元(圖中未標(biāo)示)、第三邏輯單元(圖中未標(biāo)示)、第四邏輯單元(圖中未標(biāo)示)和第五邏輯單元(圖中未標(biāo)示)。

其中，所述第一邏輯單元適于根據(jù)所述第一PWM信號PWM1、第一延遲信號Delay1和第二延遲信號Delay2得到所述第一控制信號Ctrl1，其中，所述第一延遲信號Delay1相比于所述第三控制信號Ctrl3具有第一延遲，所述第二延遲信號Delay2相比于所述第四控制信號Ctrl4具有第二延遲。

所述第二邏輯單元適于根據(jù)所述第一PWM信號PWM1、第一延遲信號Delay1和第二延遲信號Delay2得到所述第二控制信號Ctrl2。

所述第三邏輯單元適于根據(jù)所述第一控制信號Ctrl1、第二控制信號Ctrl2和第一PWM信號PWM1得到第五控制信號Ctrl5。

所述第四邏輯單元適于根據(jù)所述第五控制信號Ctrl5和所述第四控制信號Ctrl4得到所述第三控制信號Ctrl3。

所述第五邏輯單元適于根據(jù)所述第五控制信號Ctrl5和所述第三控制信號Ctrl3得到所述第四控制信號Ctrl4。

具體地，所述第一邏輯單元可以包括：按順序級聯(lián)的第一或非門U1、第一非門U2、第二非門U3和第三非門U4，所述第一或非門U1接收所述第一PWM信號PWM1、第一延遲信號Delay1和第二延遲信號Delay2，所述第三非門U4的輸出端輸出所述第一控制信號Ctrl1。

具體地，所述第二邏輯單元可以包括：按順序級聯(lián)的第一與非門U5、第四非門U6、第五非門U7和第六非門U8，所述第一與非門U5接收所述第一PWM信號PWM1、第一延遲信號Delay1和第二延遲信號Delay2，所述第六非門U8的輸出端輸出所述第二控制信號Ctrl2。

具體地，所述第三邏輯單元可以包括：第二與非門U9、第七非門U10和第三與非門U11。

其中，所述第二與非門U9接收所述第一控制信號Ctrl1和第一PWM信號PWM1；所述第七非門U10接收所述第二控制信號Ctrl2；所述第三與非門U11的第一輸入端耦接所述第二與非門U9的輸出端，所述第三與非門U11的第二輸入端耦接所述第七非門U10的輸出端，所述第三與非門U11的輸出端輸出所述第五控制信號Ctrl5。

具體地，所述第四邏輯單元可以包括：按順序級聯(lián)的第二或非門U12、第八非門U13、第九非門U14和第十非門U15，所述第二或非門U12接收所述第五控制信號Ctrl5和所述第四控制信號Ctrl4，所述第十非門U15的輸出端輸出所述第三控制信號Ctrl3。

具體地，所述第五邏輯單元包括：按順序級聯(lián)的第四與非門U16、第十一非門U17、第十二非門U18和第十三非門U19，所述第四與非門U16接收所述第五控制信號Ctrl5和所述第三控制信號Ctrl3，所述第十三非門U19的輸出端輸出所述第四控制信號Ctrl4。

進一步地，所述邏輯控制單元還可以包括：級聯(lián)的第一施密特觸發(fā)器U20和第十四非門U21，以及級聯(lián)的第二施密特觸發(fā)器U22和第十五非門U23。

所述級聯(lián)的第一施密特觸發(fā)器U20和第十四非門U21適于對所述第三控制信號Ctrl3提供所述第一延遲，其中，所述第一施密特觸發(fā)器U20的輸入端接收所述第三控制信號Ctrl3，所述第十四非門U21的輸出端輸出所述第一延遲信號Delay1。

所述級聯(lián)的第二施密特觸發(fā)器U22和第十五非門U23適于對所述第四控制信號Ctrl4提供所述第二延遲，其中，所述第二施密特觸發(fā)器U22的輸入端接收所述第四控制信號Ctrl4，所述第十五非門U23的輸出端輸出所述第二延遲信號Delay2。

在具體實施中，所述第一或非門U1、第一非門U2、第二非門U3和第三非門U4的尺寸可以以5～10倍逐級增大，以符合合理的延時時序，因此，所述第三非門U4能夠足以驅(qū)動大尺寸的第一主開關(guān)管P1；所述第一與非門U5、第四非門U6、第五非門U7和第六非門U8的驅(qū)動尺寸也可以以5～10倍逐級增大，所述第六非門U8能夠足以驅(qū)動大尺寸的第二主開關(guān)管N1；所述第二或非門U12、第八非門U13、第九非門U14和第十非門U15的驅(qū)動尺寸通常以5～10倍逐級增大，以符合既定的延時時序，所述第十非門U15能夠驅(qū)動第一弱開關(guān)管P2和第四弱開關(guān)管N3；所述按順序級聯(lián)的第四與非門U16、第十一非門、第十二非門U18和第十三非門U19的驅(qū)動尺寸通常以5～10倍逐級增大，所述第十三非門U19能夠驅(qū)動第三弱開關(guān)管N2和第二弱開關(guān)管P3。

結(jié)合圖4和圖7所示，以所述第一PWM信號PWM1由高電平變化為低電平為例，所述開關(guān)控制電路按順序歷經(jīng)“第二主開關(guān)管N1快速關(guān)斷”、“第三弱開關(guān)管N2關(guān)斷，第二弱開關(guān)管P3導(dǎo)通”、“第四弱開關(guān)管N3關(guān)斷，第一弱開關(guān)管P2導(dǎo)通”和“第一主開關(guān)管P1快速導(dǎo)通”幾個過程。以下用0表示低電平，用1表示高電平。

第二主開關(guān)管N1快速關(guān)斷：所述第一PWM信號PWM1由1變化為0時，第一與非門U5的輸出端從0到1，經(jīng)過第四非門U6、第五非門U7和第六非門U8，第六非門U8輸出從1到0，將第二主開關(guān)管N1關(guān)斷。因為U8的驅(qū)動能力很強，第二主開關(guān)管N1會被快速關(guān)斷。

第三弱開關(guān)管N2關(guān)斷，第二弱開關(guān)管P3導(dǎo)通：第六非門U8輸出從1到0，從而第七非門U10輸出從0到1；第二與非門U9的輸出從0到1；第二與非門U9和第七非門U10的輸出均從0到1，使得第三與非門U11的輸出從1到0，從而第四與非門U16的輸出從0到1，經(jīng)過第十一非門U17、第十二非門U18和第十三非門U19，第十三非門U19的輸出從1到0，將第三弱開關(guān)管N2關(guān)斷，第二弱開關(guān)管P3導(dǎo)通；由于第十三非門U19的輸出阻抗比較大，因此第三弱開關(guān)管N2關(guān)斷和第二弱開關(guān)管P3導(dǎo)通的過程相對會慢一些。第三弱開關(guān)管N2和第二弱開關(guān)管P3會有一定的電流穿通，但由于第三弱開關(guān)管N2和第二弱開關(guān)管P3本身的導(dǎo)通阻抗均比較大，電流穿通電流很小，時間比較短，功率損耗非常有限。

第四弱開關(guān)管N3關(guān)斷，第一弱開關(guān)管P2導(dǎo)通：第十三非門U19的輸出從1到0，第三與非門U11的輸出之前已從1到0，從而第二或非門U12的輸出從0到1，經(jīng)過第八非門U13、第九非門U14和第十非門U15，第十非門U15的輸出從1到0，將第四弱開關(guān)管N3關(guān)斷，第一弱開關(guān)管P2導(dǎo)通；同樣地，由于第十非門U15的輸出阻抗比較大，因此第四弱開關(guān)管N3關(guān)斷和第一弱開關(guān)管P2導(dǎo)通的過程相對會慢一些。第四弱開關(guān)管N3和第一弱開關(guān)管P2會有一定的電流穿通，但由于第四弱開關(guān)管N3和第一弱開關(guān)管P2本身的導(dǎo)通阻抗均比較大，電流穿通電流很小，時間比較短，功率損耗非常有限。

其中，“第四弱開關(guān)管N3關(guān)斷-第一弱開關(guān)管P2導(dǎo)通”相對“第三弱開關(guān)管N2關(guān)斷-第二弱開關(guān)管P3導(dǎo)通”兩個過程之間會經(jīng)過第二或非門U12、第八非門U13、第九非門U14和第十非門U15的延時鏈，這個延時本身會比較小，因此“第四弱開關(guān)管N3關(guān)斷-第一弱開關(guān)管P2導(dǎo)通”和“第三弱開關(guān)管N2關(guān)斷-第二弱開關(guān)管P3導(dǎo)通”兩個過程會存在一定的交疊時間。

第一主開關(guān)管P1快速導(dǎo)通：所述第一PWM信號PWM1由1變化為0時，第十三非門U19和第十非門U15的輸出依次從1到0，從而第一或非門U1的輸出從0到1，經(jīng)過第一非門U2、第二非門U3和第三非門U4，第三非門U4的輸出從1到0，將第一主開關(guān)管P1導(dǎo)通。由于第三非門U4的驅(qū)動能力很強，第一主開關(guān)管P1會被快速導(dǎo)通。

需要說明的是，所述邏輯控制電路的具體結(jié)構(gòu)不限定于以上圖7所示出的結(jié)構(gòu)。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)了解的是，在數(shù)字電路設(shè)計中，可以根據(jù)確定的輸入與輸出的數(shù)字邏輯需求設(shè)計出多種邏輯控制電路。本實施例不再一一贅述。

圖8是本發(fā)明實施例開關(guān)電源的一種電路圖。

參照圖8所示，本發(fā)明實施例還公開一種開關(guān)電源400，所述開關(guān)電源400可以包括所述開關(guān)控制電路200、電感L和電容Cout。

其中，所述電感L耦接于所述開關(guān)節(jié)點SW與所述開關(guān)電源400的第一輸入端之間。所述電容Cout耦接于所述第一電源節(jié)點PWR1和第二電源節(jié)點PWR2之間，所述第二電源節(jié)點PWR2耦接所述開關(guān)電源400的第二輸入端，此時，所述開關(guān)電源400形成Boost電路。

然而，所述開關(guān)電源400并不限于Boost電路，所述開關(guān)電源400還可以通過調(diào)節(jié)所述電感和電容的連接方式以實現(xiàn)不同的電路架構(gòu)，例如Buck電路或者Buck-Boost電路。

所述開關(guān)電源400的更多信息請參照以上實施例的詳細描述，此處不再贅述。

需要說明的是，本文中的“高電平”指的是可被識別為數(shù)字信號“1”的電平范圍，“低電平”指的是可被識別為數(shù)字信號“0”的電平范圍，二者是相對的概念，其具體電平范圍并不做具體限制。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。