全芯片esd保護電路及保護方法
【專利摘要】本發(fā)明提供一種全芯片ESD保護電路及保護方法，該全芯片ESD保護電路包括：位于電源線和接地線之間的I/O單元；位于電源線和地線之間且與I/O單元連接的電源鉗位電路，任一個電源鉗位電路由多個I/O單元所共用；位于電源線和地線之間ESD觸發(fā)電路；所述ESD觸發(fā)電路在發(fā)生ESD現(xiàn)象時產(chǎn)生ESD觸發(fā)信號至所述電源鉗位電路和各個I/O單元以令所述電源鉗位電路和各個所述I/O單元分別形成由電源線到地線的電流泄放通路。相較于現(xiàn)有技術(shù)，本發(fā)明充分利用了I/O單元中既有的驅(qū)動管來實現(xiàn)高效的全芯片ESD保護，避免為ESD考量在整個芯片中加入過多的電源鉗位電路，從而減小芯片整體尺寸、降低成本。
【專利說明】全芯片ESD保護電路及保護方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種ESD保護技術(shù)，特別涉及一種全芯片ESD保護電路及保護方法。

【背景技術(shù)】
[0002]隨著智能電源工藝和大功率半導體器件的快速發(fā)展，電子產(chǎn)品日益小型化、便攜化，并推動功率電子器件的應用領(lǐng)域不斷擴大。據(jù)調(diào)查，在導致功率電子器件及其IC功能失效的多種因素中，靜電放電(Electrostatic Discharge, ESD)是器件及其IC失效的主要因素，這是因為器件或產(chǎn)品在制造、封裝、測試及使用過程中均可能產(chǎn)生靜電，當人們在不知情況的條件下，使這些物體相互接觸，形成放電通路，從而導致產(chǎn)品功能失效，或永久性毀壞。由此可知，ESD保護問題一直是集成電路設(shè)計領(lǐng)域的重要課題之一。隨著集成電路規(guī)模的不斷增加，ESD保護設(shè)計的難度也在不斷增大。
[0003]目前解決這一問題的手段通常是不斷增加ESD保護電路的尺寸，尤其是電源線之間(VDD與地)的電源鉗位電路(power clamp)的尺寸，同時在全芯片的布局中大量增加該電源鉗位單元的數(shù)量，以提高ESD電流泄放的均勻性。圖1為現(xiàn)有技術(shù)中的一個實例，在該電路中采用的是分布式電源鉗位電路(power clamp)結(jié)構(gòu)。如圖1所示，Ml即表示用于ESD保護的power clamp電路，當有ESD現(xiàn)象發(fā)生時,特定的觸發(fā)電路(trigger circuit)能夠產(chǎn)生觸發(fā)信號以使得相應的電源鉗位電路(power clamp) Ml開啟，從而泄放ESD電流。為了提高芯片各處電流泄放的均勻性，該電源鉗位電路(power clamp)均勻分布在各個1/0單元中，即，每一個1/0單元均配置有一個power clamp電路。
[0004]由圖1所示的現(xiàn)有技術(shù)可知，在每一個1/0單元中都需要配置一個電源鉗位電路(power clamp),如此,使得芯片整體尺寸和成本都大大增加。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種全芯片ESD保護電路及保護方法，用于解決現(xiàn)有技術(shù)中在每一個1/0單元中都需要配置一個電源鉗位電路而致芯片整體尺寸和成本增加等問題。
[0006]為解決上述問題及其他問題，本發(fā)明在一方面提供一種全芯片ESD保護電路，包括:位于電源線和接地線之間的I/o單元；位于電源線和地線之間且與I/O單元連接的電源鉗位電路，任一個所述電源鉗位電路由多個I/o單元所共用；位于電源線和地線之間ESD觸發(fā)電路，所述ESD觸發(fā)電路在發(fā)生ESD現(xiàn)象時產(chǎn)生ESD觸發(fā)信號至所述電源鉗位電路和各個所述1/0單元以令所述電源鉗位電路和各個所述1/0單元分別形成由電源線到接地線的電流泄放通路。
[0007]可選地，所述ESD觸發(fā)電路包括:串接在電源線和接地線之間的電阻電容電路，其中，所述電容C的第一端與電源線連接，所述電容C的第二端與所述電阻R的第一端連接，所述電阻R的第二端與接地線連接；位于電源線和接地線之間的第一非門Fl和第二非門F2，其中，所述第一非門Fl的輸入端與所述電容C的第二端和所述電阻R的第一端連接，所述第一非門Fl的輸出端用于輸出第一觸發(fā)信號，所述第二非門F2的輸入端與所述第一非門Fl的輸出端連接，所述第二非門F2的輸出端用于輸出第二觸發(fā)信號。
[0008]可選地，所述電源鉗位電路包括一 PMOS晶體管，其柵極與所述ESD觸發(fā)電路中第二非門F2的輸出端連接，其漏極與電源線連接，其源極與接地線連接。
[0009]可選地，所述I/O單元包括:第一 PMOS晶體管MPl、第一 NMOS晶體管麗1、正壓保護電路、負壓保護電路、第一控制邏輯單元、以及第二控制邏輯單元；所述第一 PMOS晶體管MPl的柵極與所述第一控制邏輯單元連接，所述第一PMOS晶體管MPl的源極與電源線連接，所述第一 PMOS晶體管MPl的漏極與所述第一 NMOS晶體管麗I的漏極一起與I/O接腳連接，所述第一 NMOS晶體管MNl的柵極與所述第二控制邏輯單元連接，所述第一 NMOS晶體管MNl的源極與接地線連接，所述第一控制邏輯單元與接地線、所述ESD觸發(fā)電路中的所述第一非門Fl的輸出端和所述第二非門F2的輸出端連接，所述第二控制邏輯單元與電源線、所述ESD觸發(fā)電路中的所述第一非門Fl的輸出端和所述第二非門F2的輸出端連接。
[0010]可選地，所述第一控制邏輯單元包括:第二 NMOS晶體管麗2、第三NMOS晶體管MN3、第三PMOS晶體管MP3，所述第二 NMOS晶體管MN2的柵極與所述第三PMOS晶體管MP3的柵極連接，所述第二 NMOS晶體管MN2的源極與接地線連接，所述第二 NMOS晶體管MN2的漏極與所述第一 PMOS晶體管MPl的柵極連接，所述第三NMOS晶體管MN3的柵極與所述第一非門Fl的輸出端連接，所述第三NMOS晶體管麗3的源極與所述第三PMOS晶體管MP3的源極和所述第一 PMOS晶體管MPl的柵極連接，所述第三NMOS晶體管MN3的漏極與所述第三PMOS晶體管MP3的漏極連接，所述第三PMOS晶體管MP3的柵極與所述第二非門F2的輸出端連接；所述第二控制邏輯單元包括:第二 PMOS晶體管MP2、第四NMOS晶體管MN4、第四PMOS晶體管MP4，所述第二 PMOS晶體管MP2的柵極與所述第四NMOS晶體管MN4的柵極連接，所述第二 PMOS晶體管MP2的源極與電源線連接，所述第二 PMOS晶體管MP2的漏極與所述第一 NMOS晶體管MNl的柵極連接，所述第四NMOS晶體管MN4的柵極與所述第一非門Fl的輸出端連接，所述第四NMOS晶體管MN4的源極與所述第四PMOS晶體管MP4的源極和所述第一 NMOS晶體管麗I的柵極連接，所述第四NMOS晶體管MN4的漏極與所述第四PMOS晶體管MP4的漏極連接，所述第四PMOS晶體管MP4的柵極與所述第二非門F2的輸出端連接。
[0011]可選地，所述正壓保護電路包括第一二極管D1，所述第一二極管Dl的負端與電源線連接，所述第一二極管Dl的正端與I/O接腳連接；所述負壓保護電路包括第二二極管D2，所述第二二極管D2的負端與I/O接腳連接，所述第二二極管D2的正端與接地線連接。
[0012]可選地，所述ESD觸發(fā)電路和所述電源鉗位電路設(shè)置在芯片的電源模塊中，或者所述ESD觸發(fā)電路設(shè)置在芯片的填充模塊中。
[0013]本發(fā)明在另一發(fā)明提供一種全芯片ESD保護方法，包括:在電源線和接地線之間提供ESD保護器件，所述ESD保護器件包括:位于電源線和接地線之間的I/O單元；位于電源線和地線之間且與I/O單元連接的電源鉗位電路，任一個所述電源鉗位電路由多個I/O單元所共用；位于電源線和地線之間ESD觸發(fā)電路；保護所述I/O單元免受ESD沖擊，包括:經(jīng)由所述ESD觸發(fā)電路在發(fā)生ESD現(xiàn)象時產(chǎn)生ESD觸發(fā)信號至所述電源鉗位電路和各個所述I/O單元以令所述電源鉗位電路和各個所述I/O單元分別形成由電源線到接地線的電流泄放通路。
[0014]可選地，所述ESD觸發(fā)電路包括:串接在電源線和接地線之間的電阻電容電路，其中，所述電容C的第一端與電源線連接，所述電容C的第二端與所述電阻R的第一端連接，所述電阻R的第二端與接地線連接；位于電源線和接地線之間的第一非門Fl和第二非門F2，其中，所述第一非門Fl的輸入端與所述電容C的第二端和所述電阻R的第一端連接，所述第一非門Fl的輸出端用于輸出第一觸發(fā)信號，所述第二非門F2的輸入端與所述第一非門Fl的輸出端連接，所述第二非門F2的輸出端用于輸出第二觸發(fā)信號；經(jīng)由所述ESD觸發(fā)電路在發(fā)生ESD現(xiàn)象時產(chǎn)生ESD觸發(fā)信號包括:產(chǎn)生所述第一觸發(fā)信號和所述第二觸發(fā)信號，其中，將所述第一觸發(fā)信號和所述第二觸發(fā)信號傳輸至各個I/O單元，將所述第二觸發(fā)信號傳輸至所述電源鉗位電路。
[0015]可選地，所述電源鉗位電路包括一 PMOS晶體管，其柵極與所述ESD觸發(fā)電路中第二非門F2的輸出端連接，其漏極與電源線連接，其源極與接地線連接；所述電源鉗位電路形成由電源線到接地線的電流泄放通路，包括:所述電源鉗位電路中的PMOS晶體管的柵極接收所述ESD觸發(fā)電路產(chǎn)生的第二觸發(fā)信號并予以導通，形成由電源線到接地線的電流泄放通路。
[0016]可選地，所述I/O單元包括:第一 PMOS晶體管MPl、第一 NMOS晶體管麗1、正壓保護電路、負壓保護電路、第一控制邏輯單元、以及第二控制邏輯單元；所述第一 PMOS晶體管MPl的柵極與所述第一控制邏輯單元連接，所述第一PMOS晶體管MPl的源極與電源線連接，所述第一 PMOS晶體管MPl的漏極與所述第一 NMOS晶體管麗I的漏極一起與I/O接腳連接，所述第一 NMOS晶體管MNl的柵極與所述第二控制邏輯單元連接，所述第一 NMOS晶體管MNl的源極與接地線連接，所述第一控制邏輯單元與接地線、所述ESD觸發(fā)電路中的所述第一非門Fl的輸出端和所述第二非門F2的輸出端連接，所述第二控制邏輯單元與電源線、所述ESD觸發(fā)電路中的所述第一非門Fl的輸出端和所述第二非門F2的輸出端連接；所述I/O單元形成由電源線到接地線的電流泄放通路，包括:經(jīng)由所述第一控制邏輯單元根據(jù)所述ESD觸發(fā)電路中的第一觸發(fā)信號和第二觸發(fā)信號控制所述第一 PMOS晶體管MPl導通以及所述第二控制邏輯單元根據(jù)所述ESD觸發(fā)電路中的第一觸發(fā)信號和第二觸發(fā)信號控制所述第一 NMOS晶體管MNl導通，形成由電源線到接地線的電流泄放通路。
[0017]可選地，所述第一控制邏輯單元包括:第二 NMOS晶體管麗2、第三NMOS晶體管MN3、第三PMOS晶體管MP3，所述第二 NMOS晶體管MN2的柵極與所述第三PMOS晶體管MP3的柵極連接，所述第二 NMOS晶體管MN2的源極與接地線連接，所述第二 NMOS晶體管MN2的漏極與所述第一 PMOS晶體管MPl的柵極連接，所述第三NMOS晶體管MN3的柵極與所述第一非門Fl的輸出端連接，所述第三NMOS晶體管麗3的源極與所述第三PMOS晶體管MP3的源極和所述第一 PMOS晶體管MPl的柵極連接，所述第三NMOS晶體管MN3的漏極與所述第三PMOS晶體管MP3的漏極連接，所述第三PMOS晶體管MP3的柵極與所述第二非門F2的輸出端連接；所述第二控制邏輯單元包括:第二 PMOS晶體管MP2、第四NMOS晶體管MN4、第四PMOS晶體管MP4，所述第二 PMOS晶體管MP2的柵極與所述第四NMOS晶體管MN4的柵極連接，所述第二 PMOS晶體管MP2的源極與電源線連接，所述第二 PMOS晶體管MP2的漏極與所述第一 NMOS晶體管MNl的柵極連接，所述第四NMOS晶體管MN4的柵極與所述第一非門Fl的輸出端連接，所述第四NMOS晶體管MN4的源極與所述第四PMOS晶體管MP4的源極和所述第一 NMOS晶體管麗I的柵極連接，所述第四NMOS晶體管MN4的漏極與所述第四PMOS晶體管MP4的漏極連接，所述第四PMOS晶體管MP4的柵極與所述第二非門F2的輸出端連接；經(jīng)由所述第一控制邏輯單元根據(jù)所述ESD觸發(fā)電路中的第一觸發(fā)信號和第二觸發(fā)信號控制所述第一 PMOS晶體管MPl導通，包括:第三NMOS晶體管MN3、第三PMOS晶體管MP3關(guān)斷，第二 NMOS晶體管麗2導通，第一 PMOS晶體管MPl導通；經(jīng)由所述第二控制邏輯單元根據(jù)所述ESD觸發(fā)電路中的第一觸發(fā)信號和第二觸發(fā)信號控制所述第一 NMOS晶體管MNl導通，包括:第四NMOS晶體管MN4、第四PMOS晶體管MP4關(guān)斷，第二 PMOS晶體管MP2導通，第一NMOS晶體管MNl導通。
[0018]可選地，所述正壓保護電路包括第一二極管D1，所述第一二極管Dl的負端與電源線連接，所述第一二極管Dl的正端與I/O接腳連接；所述負壓保護電路包括第二二極管D2，所述第二二極管D2的負端與I/O接腳連接，所述第二二極管D2的正端與接地線連接；在發(fā)生ESD現(xiàn)象時，ESD電流經(jīng)由所述正壓保護電路中的第一二極管Dl或者第二二極管D2流入電源線，并促使所述ESD觸發(fā)電路產(chǎn)生ESD觸發(fā)信號。
[0019]本發(fā)明提供的全芯片ESD保護電路及ESD保護方法，在所述全芯片ESD保護電路中包括與多個I/o單元連接的ESD觸發(fā)電路和電源鉗位電路，在發(fā)生ESD時，所述ESD觸發(fā)電路產(chǎn)生ESD觸發(fā)信號至所述電源鉗位電路和各個I/O單元以令所述電源鉗位電路和各個所述I/O單元分別形成由電源線到接地線的電流泄放通路。與現(xiàn)有技術(shù)相比，本發(fā)明提供的全芯片ESD保護電路及ESD保護方法利用了 I/O單元中既有的驅(qū)動管來實現(xiàn)高效的全芯片ESD保護，即，在每一個I/O單元中都能夠形成有效的ESD電流泄放通路，每條通路的分布非常均勻，從而使得芯片整體的ESD保護能力得到有效的提升，從而也沒有必要為了 ESD考量而為每一個I/O單元均配置一個電源鉗位電路而致在整個芯片中加入過多的電源鉗位電路，從而減小芯片整體尺寸、降低成本。

【專利附圖】

【附圖說明】
[0020]圖1為現(xiàn)有技術(shù)中在芯片中采用分布式電源鉗位電路的電路結(jié)構(gòu)圖。
[0021]圖2為本發(fā)明全芯片ESD保護電路在一個實施方式中的整體效果圖。
[0022]圖3為本發(fā)明全芯片ESD保護電路在一個實施方式中的原理框圖。
[0023]圖4為圖3中ESD觸發(fā)電路和電源鉗位電路在一個實施例中的電路結(jié)構(gòu)圖。
[0024]圖5為圖3中I/O單元在一個實施方式中的原理框圖。
[0025]圖6為圖5在一具體實施例中的電路結(jié)構(gòu)圖。
[0026]圖7為圖6中ESD有效和無效時的時序圖。
[0027]圖8為圖3中發(fā)生ESD時的形成從電源線VDD到接地線GND的電流泄放通路的示意圖。

【具體實施方式】
[0028]鑒于在現(xiàn)有技術(shù)中，在芯片中采用采用分布式電源鉗位電路，在每一個I/O單元中都需要配置一個電源鉗位電路(power clamp)，如此，使得芯片整體尺寸和成本都大大增力口。因此，本發(fā)明的發(fā)明人對現(xiàn)有技術(shù)進行了改進，提出一種全芯片ESD保護電路及保護方法，其中，所述全芯片ESD保護電路包括:位于電源線和接地線之間且與多個I/O單元連接的ESD觸發(fā)電路、以及位于電源線和接地線之間且與ESD觸發(fā)電路連接的電源鉗位電路，所述全芯片ESD保護方法包括:在電源線和接地線之間提供包括與多個I/O單元連接的ESD觸發(fā)電路和電源鉗位電路的ESD保護器件，保護I/O單元免受ESD沖擊，經(jīng)由ESD觸發(fā)電路在發(fā)生ESD現(xiàn)象時產(chǎn)生ESD觸發(fā)信號至電源鉗位電路和各個I/O單元以令電源鉗位電路和各個I/O單元分別形成由電源線到接地線的電流泄放通路。相比于現(xiàn)有技術(shù)，本發(fā)明提供的全芯片ESD保護電路及保護方法減少了電源鉗位電路的數(shù)量，從而減小芯片整體尺寸、降低成本。
[0029]以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0030]需要說明的是，本實施方式中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。
[0031]請參閱圖2和圖3，其中圖2為本發(fā)明全芯片ESD保護電路在一個實施方式中的整體效果圖，圖3為本發(fā)明全芯片ESD保護電路在一個實施方式中的原理框圖。如圖2和圖3所示，本發(fā)明全芯片ESD保護電路包括:1/0單元11、ESD觸發(fā)電路13、以及電源鉗位電路15。在圖2中，全芯片中的每一排中的多個I/O單元的兩端分別與一個電源鉗位電路15連接，在全芯片中配置有總共兩個ESD觸發(fā)電路13，分別位于所述全芯片的兩個對角處。
[0032]以下對上述各個單元進行詳細描述。
[0033]I/O單元11位于電源線VDD和接地線GND之間，且，各個I/O單元相互并聯(lián)。在本實施方式中，任一個I/o單元均配置有驅(qū)動管。
[0034]電源鉗位電路15位于電源線和接地線之間且與多個I/O單元11連接，特別地，在本實施例中，任一個電源鉗位電路15是由多個I/O單元11所共用。
[0035]ESD觸發(fā)電路13位于電源線和接地線之間且與I/O單元11和電源鉗位電路15連接。
[0036]在實際應用中，當任一 I/O單元11發(fā)生ESD (Electrostatic Discharge,靜電放電)現(xiàn)象時，ESD觸發(fā)電路13會產(chǎn)生ESD觸發(fā)信號并傳輸至電源鉗位電路13和各個I/O單元11以令電源鉗位電路13和各個I/O單元11分別形成由電源線VDD到接地線GND的電流泄放通路。在本實施方式中，ESD觸發(fā)電路13產(chǎn)生的ESD觸發(fā)信號包括第一觸發(fā)信號ESD_ONp和第二觸發(fā)信號ESD_0Nn。
[0037]另外，需特別說明的是，在如上描述中，如圖2和圖3所示，ESD觸發(fā)電路13與電源鉗位電路15為分立的兩個器件，但并不以此為限，在其他應用情形下，有時也會將ESD觸發(fā)電路與電源鉗位電路一起放在電源模塊當中。當然，除了電源模塊之外，實際上，本發(fā)明中的ESD觸發(fā)電路13還可以放在芯片的任意其他模塊中，例如填充模塊(filler cell)中。
[0038]請繼續(xù)參閱圖4，其顯示了圖3中ESD觸發(fā)電路13和電源鉗位電路15在一個實施例中的電路結(jié)構(gòu)圖。請結(jié)合圖3和圖4，所述ESD觸發(fā)電路包括:串接在電源線VDD和接地線GND之間的電阻電容電路，其中，電容C的第一端與電源線VDD連接，電容C的第二端與電阻R的第一端連接，電阻R的第二端與接地線GND連接；位于電源線VDD和接地線GND之間的第一非門Fl和第二非門F2，其中，第一非門Fl的輸入端與電容C的第二端和電阻R的第一端連接，第一非門Fl的輸出端用于輸出第一觸發(fā)信號ESD_ONp,第二非門F2的輸入端與第一非門Fl的輸出端連接，第二非門F2的輸出端用于輸出第二觸發(fā)信號ESD_ONn。另夕卜，電源鉗位電路15包括一 PMOS晶體管，其柵極與ESD觸發(fā)電路13中第二非門F2的輸出端連接以用于接收第二觸發(fā)信號ESD_0Nn，其漏極與電源線VDD連接，其源極與接地線GND連接。在正常工作狀態(tài)下，第一觸發(fā)信號ESD_0Np為高電平，第二觸發(fā)信號ESD_0Nn為低電平，電源鉗位電路15不導通；當有ESD發(fā)生的情況下時，由于RC的耦合、延遲效應，使得第一觸發(fā)信號ESD_0Np變?yōu)榈碗娖剑诙|發(fā)信號ESD_0Nn則變?yōu)楦唠娖?，電源鉗位電路15能夠?qū)ǚ烹?，而第一觸發(fā)信號ESD_0Np和第二觸發(fā)信號ESD_0Nn也會提供給各個I/O單元11。
[0039]請繼續(xù)參閱圖5和圖6，其中，圖5顯示了圖3中I/O單元11在一個實施方式中的原理框圖，圖6為圖5在一具體實施例中的電路結(jié)構(gòu)圖。如圖5所不,任一 I/O單兀11包括:第一PMOS晶體管MPl、第一NMOS晶體管麗1、正壓保護電路、負壓保護電路、第一控制邏輯單元、以及第二控制邏輯單元。第一 PMOS晶體管MPl的柵極與第一控制邏輯單元連接用于接收第一驅(qū)動信號MPDrv，第一 PMOS晶體管MPl的源極與電源線VDD連接，第一 PMOS晶體管MPl的漏極與第一 NMOS晶體管麗I的柵極一起與I/O接腳連接，第一 NMOS晶體管麗I的柵極與第二控制邏輯單元連接用于接收第二驅(qū)動信號MNDrv，第一 NMOS晶體管MNl的源極與接地線GND連接，第一控制邏輯單元與接地線GND、ESD觸發(fā)電路中的第一非門Fl的輸出端和第二非門F2的輸出端連接，第二控制邏輯單元與電源線VDD、ESD觸發(fā)電路中的第一非門Fl的輸出端和第二非門F2的輸出端連接。所述正壓保護電路包括第一二極管D1，第一二極管Dl的負端與電源線VDD連接，第一二極管Dl的正端與I/O接腳連接。所述負壓保護電路包括第二二極管D2，第二二極管D2的負端與I/O接腳連接，第二二極管D2的正端與接地線GND連接。更進一步地，如圖6所示，第一控制邏輯單元更包括:第二 NMOS晶體管麗2、第三NMOS晶體管麗3、第三PMOS晶體管MP3，第二 NMOS晶體管麗2的柵極與第三PMOS晶體管MP3的柵極連接，第二 NMOS晶體管MN2的源極與接地線GND連接，第二 NMOS晶體管麗2的漏極與第一 PMOS晶體管麗I的柵極連接，第三NMOS晶體管麗3的柵極與第一非門Fl的輸出端連接以用于接收第一觸發(fā)信號ESD_0Np，第三NMOS晶體管麗3的源極與第三PMOS晶體管MP3的源極和第一 PMOS晶體管MPl的柵極連接，第三NMOS晶體管麗3的漏極與第三PMOS晶體管MP3的漏極連接以用于接收前一 I/O單元的前級驅(qū)動信號Pre_driver_Signal，第三PMOS晶體管MP3的柵極與第二非門F2的輸出端連接以用于接收第二觸發(fā)信號ESD_0Nn ;第二控制邏輯單元更包括:第二PMOS晶體管MP2、第四NMOS晶體管MN4、第四PMOS晶體管MP4，第二 PMOS晶體管MP2的柵極與第四NMOS晶體管MN4的柵極連接，第二PMOS晶體管MP2的源極與電源線VDD連接，第二 PMOS晶體管MP2的漏極與第一 NMOS晶體管麗I的柵極連接，第四NMOS晶體管MN4的柵極與第一非門Fl的輸出端連接以用于接收第一觸發(fā)信號ESD_0Np，第四NMOS晶體管MN4的源極與第四PMOS晶體管MP4的源極和所述第一 NMOS晶體管MNl的柵極連接，第四NMOS晶體管MN4的漏極與第四PMOS晶體管MP4的漏極連接以用于接收前一 I/o單元的前級驅(qū)動信號Pre_driver_signal,第四PMOS晶體管MP4的柵極與第二非門F2的輸出端連接以用于接收第二觸發(fā)信號ESD_0Nn。
[0040]請結(jié)合圖3、圖4和圖6，來說明本發(fā)明全芯片ESD保護電路在實際應用的效果。[0041 ] 圖6中的第一觸發(fā)信號ESD_0Np和第二觸發(fā)先后ESD_0Nn可取自圖4中的ESD觸發(fā)電路13。在正常工作狀態(tài)下(如圖7所示)，第一觸發(fā)信號ESD_ONp為高電平，第二觸發(fā)信號ESD_ONn為低電平，第二 NMOS晶體管MN2和第二 PMOS晶體管MP2關(guān)斷，第三NMOS晶體管麗3、第三PMOS晶體管MP3、第四NMOS晶體管MN4、以及第四PMOS晶體管MP4導通，前級驅(qū)動信號Pre_driVer_Signal能夠正常地傳輸?shù)阶鳛轵?qū)動管的第一 PMOS晶體管MPl和第一 NMOS晶體管麗I進行工作。而在ESD發(fā)生的情況下(如圖7所示)，第一觸發(fā)信號ESD_ONp變?yōu)榈碗娖剑诙|發(fā)信號ESD_0Nn則變?yōu)楦唠娖?，第三NMOS晶體管MN3、第三PMOS晶體管MP3、第四NMOS晶體管MN4、以及第四PMOS晶體管MP4關(guān)斷，第二 NMOS晶體管MN2和第二 PMOS晶體管MP2導通，第一 PMOS晶體管MPl和第一 NMOS晶體管MNl同時打開，從而形成從電源線VDD到接地線GND的電流泄放通路。整體來觀之，如圖8所示，當有ESD現(xiàn)象發(fā)生時，例如某一個I/o引腳與電源power之間有ESD現(xiàn)象發(fā)生,ESD電流會通過正向?qū)ǖ亩O管從I/O引腳流入電源線VDD，后續(xù)，ESD觸發(fā)電路產(chǎn)生ESD觸發(fā)信號至電源鉗位電路和各個I/O單元，驅(qū)動電源鉗位電路和各個I/O中的驅(qū)動管(第一 PMOS晶體管MPl和第一 NMOS晶體管麗I)開啟，以令電源鉗位電路和各個I/O單元分別形成由電源線VDD到接地線GND的電流泄放通路。圖8中虛線箭頭表示了整個電路中ESD電流的泄放流向。
[0042]綜上所述，本發(fā)明提供的全芯片ESD保護電路及ESD保護方法，在所述全芯片ESD保護電路中包括與多個I/o單元連接的ESD觸發(fā)電路和電源鉗位電路，在發(fā)生ESD時，所述ESD觸發(fā)電路產(chǎn)生ESD觸發(fā)信號至所述電源鉗位電路和各個I/O單元以令所述電源鉗位電路和各個所述I/O單元分別形成由電源線到接地線的電流泄放通路。與現(xiàn)有技術(shù)相比，本發(fā)明提供的全芯片ESD保護電路及ESD保護方法利用了 I/O單元中既有的驅(qū)動管來實現(xiàn)高效的全芯片ESD保護，即，在每一個I/O單元中都能夠形成有效的ESD電流泄放通路，每條通路的分布非常均勻，從而使得芯片整體的ESD保護能力得到有效的提升，從而也沒有必要為了 ESD考量而為每一個I/O單元均配置一個電源鉗位電路而致在整個芯片中加入過多的電源鉗位電路，從而減小芯片整體尺寸、降低成本。
[0043]上述實施例僅列示性說明本發(fā)明的原理及功效，而非用于限制本發(fā)明。任何熟悉此項技術(shù)的人員均可在不違背本發(fā)明的精神及范圍下，對上述實施例進行修改。因此，本發(fā)明的權(quán)利保護范圍，應如權(quán)利要求書所列。
【權(quán)利要求】
1.一種全芯片ESD保護電路，其特征在于，包括: 位于電源線和接地線之間的I/O單元； 位于電源線和地線之間且與I/O單元連接的電源鉗位電路，任一個所述電源鉗位電路由多個I/O單元所共用； 位于電源線和地線之間ESD觸發(fā)電路，所述ESD觸發(fā)電路在發(fā)生ESD現(xiàn)象時產(chǎn)生ESD觸發(fā)信號至所述電源鉗位電路和各個所述I/O單元以令所述電源鉗位電路和各個所述I/O單元分別形成由電源線到接地線的電流泄放通路。
2.根據(jù)權(quán)利要求1所述的全芯片ESD保護電路，其特征在于，所述ESD觸發(fā)電路包括: 串接在電源線和接地線之間的電阻電容電路，其中，所述電容C的第一端與電源線連接，所述電容C的第二端與所述電阻R的第一端連接，所述電阻R的第二端與接地線連接； 位于電源線和接地線之間的第一非門Fl和第二非門F2，其中，所述第一非門Fl的輸入端與所述電容C的第二端和所述電阻R的第一端連接，所述第一非門Fl的輸出端用于輸出第一觸發(fā)信號，所述第二非門F2的輸入端與所述第一非門Fl的輸出端連接，所述第二非門F2的輸出端用于輸出第二觸發(fā)信號。
3.根據(jù)權(quán)利要求2所述的全芯片ESD保護電路，其特征在于，所述電源鉗位電路包括一PMOS晶體管，其柵極與所述ESD觸發(fā)電路中第二非門F2的輸出端連接，其漏極與電源線連接，其源極與接地線連接。
4.根據(jù)權(quán)利要求2或3所述的全芯片ESD保護電路，其特征在于，所述I/O單元包括:第一 PMOS晶體管MP1、第一 NMOS晶體管麗1、正壓保護電路、負壓保護電路、第一控制邏輯單元、以及第二控制邏輯單元；所述第一 PMOS晶體管MPl的柵極與所述第一控制邏輯單元連接，所述第一 PMOS晶體管MPl的源極與電源線連接，所述第一 PMOS晶體管MPl的漏極與所述第一 NMOS晶體管麗I的漏極一起與I/O接腳連接，所述第一 NMOS晶體管麗I的柵極與所述第二控制邏輯單元連接，所述第一 NMOS晶體管MNl的源極與接地線連接，所述第一控制邏輯單元與接地線、所述ESD觸發(fā)電路中的所述第一非門Fl的輸出端和所述第二非門F2的輸出端連接，所述第二控制邏輯單元與電源線、所述ESD觸發(fā)電路中的所述第一非門Fl的輸出端和所述第二非門F2的輸出端連接。
5.根據(jù)權(quán)利要求4所述的全芯片ESD保護電路，其特征在于， 所述第一控制邏輯單元包括:第二 NMOS晶體管麗2、第三NMOS晶體管麗3、第三PMOS晶體管MP3，所述第二 NMOS晶體管麗2的柵極與所述第三PMOS晶體管MP3的柵極連接，所述第二 NMOS晶體管MN2的源極與接地線連接，所述第二 NMOS晶體管MN2的漏極與所述第一 PMOS晶體管MPl的柵極連接，所述第三NMOS晶體管麗3的柵極與所述第一非門Fl的輸出端連接，所述第三NMOS晶體管MN3的源極與所述第三PMOS晶體管MP3的源極和所述第一 PMOS晶體管MPl的柵極連接，所述第三NMOS晶體管麗3的漏極與所述第三PMOS晶體管MP3的漏極連接，所述第三PMOS晶體管MP3的柵極與所述第二非門F2的輸出端連接； 所述第二控制邏輯單元包括:第二 PMOS晶體管MP2、第四NMOS晶體管MN4、第四PMOS晶體管MP4，所述第二 PMOS晶體管MP2的柵極與所述第四NMOS晶體管MN4的柵極連接，所述第二 PMOS晶體管MP2的源極與電源線連接，所述第二 PMOS晶體管MP2的漏極與所述第一 NMOS晶體管MNl的柵極連接，所述第四NMOS晶體管MN4的柵極與所述第一非門Fl的輸出端連接，所述第四NMOS晶體管MN4的源極與所述第四PMOS晶體管MP4的源極和所述第一 NMOS晶體管麗I的柵極連接，所述第四NMOS晶體管MN4的漏極與所述第四PMOS晶體管MP4的漏極連接，所述第四PMOS晶體管MP4的柵極與所述第二非門F2的輸出端連接。
6.根據(jù)權(quán)利要求4所述的全芯片ESD保護電路，其特征在于，所述正壓保護電路包括第一二極管D1，所述第一二極管Dl的負端與電源線連接，所述第一二極管Dl的正端與I/O接腳連接；所述負壓保護電路包括第二二極管D2，所述第二二極管D2的負端與I/O接腳連接，所述第二二極管D2的正端與接地線連接。
7.根據(jù)權(quán)利要求1所述的全芯片ESD保護電路，其特征在于，所述ESD觸發(fā)電路和所述電源鉗位電路設(shè)置在芯片的電源模塊中，或者所述ESD觸發(fā)電路設(shè)置在芯片的填充模塊中。
8.—種全芯片ESD保護方法，其特征在于，包括: 在電源線和接地線之間提供ESD保護器件，所述ESD保護器件包括:位于電源線和接地線之間的I/O單元；位于電源線和地線之間且與I/O單元連接的電源鉗位電路，任一個所述電源鉗位電路由多個I/O單元所共用；位于電源線和地線之間ESD觸發(fā)電路； 保護所述I/O單元免受ESD沖擊，包括:經(jīng)由所述ESD觸發(fā)電路在發(fā)生ESD現(xiàn)象時產(chǎn)生ESD觸發(fā)信號至所述電源鉗位電路和各個所述I/O單元以令所述電源鉗位電路和各個所述I/O單元分別形成由電源線到接地線的電流泄放通路。
9.根據(jù)權(quán)利要求8所述的全芯片ESD保護方法，其特征在于: 所述ESD觸發(fā)電路包括:串接在電源線和接地線之間的電阻電容電路，其中，所述電容C的第一端與電源線連接，所述電容C的第二端與所述電阻R的第一端連接，所述電阻R的第二端與接地線連接；位于電源線和接地線之間的第一非門Fl和第二非門F2，其中，所述第一非門Fl的輸入端與所述電容C的第二端和所述電阻R的第一端連接，所述第一非門Fl的輸出端用于輸出第一觸發(fā)信號，所述第二非門F2的輸入端與所述第一非門Fl的輸出端連接，所述第二非門F2的輸出端用于輸出第二觸發(fā)信號； 經(jīng)由所述ESD觸發(fā)電路在發(fā)生ESD現(xiàn)象時產(chǎn)生ESD觸發(fā)信號包括:產(chǎn)生所述第一觸發(fā)信號和所述第二觸發(fā)信號，其中，將所述第一觸發(fā)信號和所述第二觸發(fā)信號傳輸至各個I/O單元，將所述第二觸發(fā)信號傳輸至所述電源鉗位電路。
10.根據(jù)權(quán)利要求9所述的全芯片ESD保護方法，其特征在于: 所述電源鉗位電路包括一 PMOS晶體管，其柵極與所述ESD觸發(fā)電路中第二非門F2的輸出端連接，其漏極與電源線連接，其源極與接地線連接； 所述電源鉗位電路形成由電源線到接地線的電流泄放通路，包括:所述電源鉗位電路中的PMOS晶體管的柵極接收所述ESD觸發(fā)電路產(chǎn)生的第二觸發(fā)信號并予以導通，形成由電源線到接地線的電流泄放通路。
11.根據(jù)權(quán)利要求9或10所述的全芯片ESD保護方法，其特征在于， 所述I/O單元包括:第一 PMOS晶體管MPl、第一 NMOS晶體管麗1、正壓保護電路、負壓保護電路、第一控制邏輯單元、以及第二控制邏輯單元；所述第一 PMOS晶體管MPl的柵極與所述第一控制邏輯單元連接，所述第一 PMOS晶體管MPl的源極與電源線連接，所述第一PMOS晶體管MPl的漏極與所述第一 NMOS晶體管麗I的漏極一起與I/O接腳連接，所述第一NMOS晶體管MNl的柵極與所述第二控制邏輯單元連接，所述第一 NMOS晶體管MNl的源極與接地線連接，所述第一控制邏輯單元與接地線、所述ESD觸發(fā)電路中的所述第一非門Fl的輸出端和所述第二非門F2的輸出端連接，所述第二控制邏輯單元與電源線、所述ESD觸發(fā)電路中的所述第一非門Fl的輸出端和所述第二非門F2的輸出端連接； 所述I/O單元形成由電源線到接地線的電流泄放通路，包括:經(jīng)由所述第一控制邏輯單元根據(jù)所述ESD觸發(fā)電路中的第一觸發(fā)信號和第二觸發(fā)信號控制所述第一 PMOS晶體管MPl導通以及所述第二控制邏輯單元根據(jù)所述ESD觸發(fā)電路中的第一觸發(fā)信號和第二觸發(fā)信號控制所述第一 NMOS晶體管MNl導通，形成由電源線到接地線的電流泄放通路。
12.根據(jù)權(quán)利要求11所述的全芯片ESD保護方法，其特征在于， 所述第一控制邏輯單元包括:第二 NMOS晶體管麗2、第三NMOS晶體管麗3、第三PMOS晶體管MP3，所述第二 NMOS晶體管麗2的柵極與所述第三PMOS晶體管MP3的柵極連接，所述第二 NMOS晶體管MN2的源極與接地線連接，所述第二 NMOS晶體管MN2的漏極與所述第一 PMOS晶體管MPl的柵極連接，所述第三NMOS晶體管麗3的柵極與所述第一非門Fl的輸出端連接，所述第三NMOS晶體管MN3的源極與所述第三PMOS晶體管MP3的源極和所述第一 PMOS晶體管MPl的柵極連接，所述第三NMOS晶體管MN3的漏極與所述第三PMOS晶體管MP3的漏極連接，所述第三PMOS晶體管MP3的柵極與所述第二非門F2的輸出端連接；所述第二控制邏輯單元包括:第二 PMOS晶體管MP2、第四NMOS晶體管MN4、第四PMOS晶體管MP4，所述第二 PMOS晶體管MP2的柵極與所述第四NMOS晶體管MN4的柵極連接，所述第二 PMOS晶體管MP2的源極與電源線連接，所述第二 PMOS晶體管MP2的漏極與所述第一 NMOS晶體管MNl的柵極連接，所述第四NMOS晶體管MN4的柵極與所述第一非門Fl的輸出端連接，所述第四NMOS晶體管MN4的源極與所述第四PMOS晶體管MP4的源極和所述第一 NMOS晶體管麗I的柵極連接，所述第四NMOS晶體管MN4的漏極與所述第四PMOS晶體管MP4的漏極連接，所述第四PMOS晶體管MP4的柵極與所述第二非門F2的輸出端連接； 經(jīng)由所述第一控制邏輯單元根據(jù)所述ESD觸發(fā)電路中的第一觸發(fā)信號和第二觸發(fā)信號控制所述第一 PMOS晶體管MPl導通，包括:第三NMOS晶體管麗3、第三PMOS晶體管MP3關(guān)斷，第二 NMOS晶體管MN2導通，第一 PMOS晶體管MPl導通； 經(jīng)由所述第二控制邏輯單元根據(jù)所述ESD觸發(fā)電路中的第一觸發(fā)信號和第二觸發(fā)信號控制所述第一 NMOS晶體管麗I導通，包括:第四NMOS晶體管MN4、第四PMOS晶體管MP4關(guān)斷，第二 PMOS晶體管MP2導通，第一 NMOS晶體管MNl導通。
13.根據(jù)權(quán)利要求11所述的全芯片ESD保護方法，其特征在于， 所述正壓保護電路包括第一二極管D1，所述第一二極管Dl的負端與電源線連接，所述第一二極管Dl的正端與I/O接腳連接；所述負壓保護電路包括第二二極管D2，所述第二二極管D2的負端與I/O接腳連接，所述第二二極管D2的正端與接地線連接； 在發(fā)生ESD現(xiàn)象時，ESD電流經(jīng)由所述正壓保護電路中的第一二極管Dl或者第二二極管D2流入電源線，并促使所述ESD觸發(fā)電路產(chǎn)生ESD觸發(fā)信號。
【文檔編號】H01L27/02GK104425481SQ201310376740
【公開日】2015年3月18日 申請日期:2013年8月26日 優(yōu)先權(quán)日:2013年8月26日
【發(fā)明者】曹香凝, 王勇 申請人:瀾起科技（上海）有限公司