半導體裝置的制造方法
【專利摘要】本發(fā)明涉及半導體裝置。目的在于提供能夠在電壓調節(jié)器生成的內部電源電壓高壓化時從該內部電源電壓保護內部電路的半導體裝置。具有：電壓調節(jié)器，基于電源電壓來生成內部電源電壓，將其施加到電源線；內部電路，經(jīng)由電源線和接地線接受內部電源電壓的供給；以及保護電路，包含被達林頓連接的每一個PNP型的第一~第N晶體管，第一~第N晶體管各自的集電極端子連接于接地線，第一~第N晶體管之中的第一晶體管的發(fā)射極端子連接于電源線，并且，第N晶體管的基極端子連接于接地線。
【專利說明】
半導體裝置
技術領域
[0001]本發(fā)明涉及半導體裝置，特別是涉及形成有電壓調節(jié)器和保護電路的半導體裝置。
【背景技術】
[0002]作為半導體裝置，已知有包含生成比經(jīng)由電源端子供給的電源電壓低的內部電源電壓并且利用該內部電源電壓使內部電路工作的電壓調節(jié)器的半導體裝置。此外，提出了設置有這樣的電壓調節(jié)器以及對伴隨著在半導體裝置外發(fā)生的靜電放電(以下，稱為ESD)的高電壓經(jīng)由電源端子被施加到內部電路中的情況進行防止的ESD保護電路的半導體裝置(例如參照專利文獻I)。
[0003]該ESD保護電路在內部電源電壓用的電源線的電壓值為規(guī)定的電壓值以上的高電壓且該電壓的上升時間比較短的情況下，將電源線與接地線強制性地連接(保護功能)，由此，從伴隨著ESD的高電壓保護內部電路。
[0004]現(xiàn)有技術文獻專利文獻
專利文獻1:日本特開2010-3982號公報。
[0005]發(fā)明要解決的課題
可是，在上述的那樣的ESD保護電路中，在通過電壓調節(jié)器由于外部噪聲的影響而進行錯誤工作來輸出比內部電路的耐壓高的內部電源電壓的情況下，存在其保護功能不工作的可能性。也就是說，在電壓調節(jié)器所包含的例如P溝道MOS(metal-oxide_semiconductor，金屬氧化物半導體)型的輸出晶體管的柵極電壓由于外部噪聲的影響而降低的情況下，內部電源電壓増加。然而，伴隨著這樣的輸出晶體管的柵極電壓的降低的內部電源電壓的増加推移比由ESD造成的電壓的増加推移緩慢，因此，產(chǎn)生保護功能不工作的情況。
【發(fā)明內容】
[0006]因此，本發(fā)明的目的在于提供一種能夠在電壓調節(jié)器生成的內部電源電壓高壓化時從該內部電源電壓保護內部電路的半導體裝置。
[0007]用于解決課題的方案
本發(fā)明的半導體裝置具有:電壓調節(jié)器，基于電源電壓來生成具有比所述電源電壓的電壓值低的電壓值的內部電源電壓，將所述內部電源電壓施加到電源線；內部電路，經(jīng)由所述電源線和接地線接受所述內部電源電壓的供給；以及保護電路，包含被達林頓連接的每一個PNP型的第一?第N晶體管，所述第一?第N晶體管各自的集電極端子連接于所述接地線，所述第一?第N晶體管之中的第一晶體管的發(fā)射極端子連接于所述電源線，并且，所述第一?第N晶體管之中的第N晶體管的基極端子連接于所述接地線，其中，N為2以上的整數(shù)。
[0008]此外，本發(fā)明的其他的半導體裝置具有:電壓調節(jié)器，經(jīng)由P溝道MOS型的輸出晶體管將具有比電源電壓的電壓值低的電壓值的內部電源電壓施加到電源線；內部電路，經(jīng)由所述電源線和接地線接受所述內部電源電壓的供給；以及保護電路，連接于所述電源線和所述接地線，根據(jù)所述電源線的電壓的増加來抑制所述電源線的電壓増加，對所述輸出晶體管的源極端子施加所述電源電壓，在所述輸出晶體管的柵極端子和所述源極端子間設置有將所述輸出晶體管的柵極源極間電壓鉗位在比所述電源電壓低的規(guī)定的電壓值的鉗位回路。
[0009]發(fā)明效果
在本發(fā)明中，將以下的保護電路連接于基于電源電壓來生成內部電源電壓并且將其經(jīng)由電源線和接地線供給到內部電路中的電壓調節(jié)器。即，設置有具有如下結構的保護電路:將被達林頓連接的每一個PNP型的第一?第N晶體管各自的集電極端子連接于接地線，將這些第一?第N晶體管之中的第一晶體管的發(fā)射極端子連接于電源線，并且，將第N晶體管的基極端子連接于接地線。
[0010]根據(jù)這樣的保護電路，即使由電壓調節(jié)器生成的內部電源電壓由于外部噪聲的影響而高電壓化，也能夠從該高電壓保護內部電路。
[0011]進而，在本發(fā)明中，在電壓調節(jié)器所包含的輸出晶體管即基于供給到源極端子的上述電源電壓將該內部電源電壓輸出到電源線的P溝道MOS型的輸出晶體管的柵極端子和源極端子間設置有將該柵極源極間電壓鉗位在比電源電壓低的電壓值的鉗位電路。根據(jù)這樣的結構，與未設置該鉗位電路的結構相比，在內部電源電壓高電壓化時流入到電源線的電流量變低。因此，能夠使流入該電流的第一晶體管的晶體管尺寸變小，謀求保護電路的小規(guī)?；?br>【附圖說明】
[0012]圖1是示出本發(fā)明的半導體裝置100的結構的電路圖。
[0013]圖2是示出放大部12的內部結構的一個例子的電路圖。
[0014]圖3是示出放大部12的內部結構的另一個例子的電路圖。
【具體實施方式】
[0015]以下，參照附圖并詳細地說明本發(fā)明的實施例。
[0016]圖1是示出本發(fā)明的半導體裝置100的結構的一個例子的電路圖。半導體裝置100如圖1所示那樣包含電壓調節(jié)器(regulator)10、擔負該半導體芯片的主要功能的內部電路20、以及高電壓保護電路30。這些電壓調節(jié)器10、內部電路20以及高電壓保護電路30被形成于半導體芯片。
[0017]電壓調節(jié)器10基于經(jīng)由電源端子Tl供給的電源電壓VDD以及經(jīng)由接地端子T2供給的接地電位VSS來生成比該電源電壓VDD低且具有固定的電壓值的內部電源電壓Vd，將其經(jīng)由電源線Lvg供給到內部電路20中。
[0018]如圖1所示，電壓調節(jié)器10具有基準電壓生成部11以及放大部12。
[0019]基準電壓生成部11基于被施加到接地線L?的接地電位VSS來生成具有規(guī)定的電壓值的基準電壓RV，并將其供給到放大部12的運算放大器OP的非反相輸入端子。運算放大器OP的輸出端子連接于電源線Lvg以及電阻Rl的一端。電阻R2的一端連接于電阻Rl的另一端，該電阻R2的另一端連接于接地線LGND。
[0020]由電阻Rl和R2構成的分壓電路將對電源線Lvg的電壓即內部電源電壓Vd進行分壓后的分壓電壓DV供給到運算放大器OP的反相輸入端子。
[0021]圖2是示出包含上述的運算放大器0P、電阻Rl和R2的放大部12的內部結構的一個例子的電路圖。在圖2中，運算放大器OP具有恒定電流源GA、n溝道MOS型的晶體管N1~N6、以及P溝道MOS型的晶體管P1~P5。
[0022]向晶體管NI的柵極端子供給上述的基準電壓RV，其源極端子連接于晶體管N2的源極端子和晶體管N3的漏極端子。再有，晶體管NI的柵極端子相當于運算放大器OP的非反相輸入端子。晶體管NI的漏極端子連接于晶體管Pl的柵極端子和漏極端子。進而，晶體管P4的柵極端子連接于晶體管NI的漏極端子。
[0023]向晶體管N2的柵極端子供給利用電阻Rl和R2對內部電源電壓Vd進行分壓后的分壓電壓W。再有，晶體管N2的柵極端子相當于運算放大器OP的反相輸入端子。晶體管N2的漏極端子連接于晶體管P2的柵極端子和漏極端子。進而，晶體管P3的柵極端子連接于晶體管N2的漏極端子。
[0024]經(jīng)由接地線Und對晶體管N3的源極端子施加接地電位VSS，其柵極端子連接于晶體管N4的柵極端子和漏極端子。經(jīng)由接地線Lcnd對晶體管N4的源極端子施加接地電位VSS。電流源GA接受電源電壓VDD的供給而生成規(guī)定的固定電流，將其向晶體管N4的漏極端子送出。
[0025]對晶體管P1~P4各自的源極端子施加電源電壓VDD。晶體管P3的漏極端子連接于晶體管N5的漏極端子和柵極端子。進而，晶體管N6的柵極端子連接于晶體管P3的漏極端子。晶體管P4的漏極端子連接于晶體管P5的柵極端子和晶體管N6的漏極端子。經(jīng)由接地線Lgnd對晶體管N5和N6各自的源極端子施加接地電位VSS。
[0026]對作為輸出晶體管的晶體管P5的源極端子施加電源電壓VDD，其漏極端子連接于電源線Lvg ο再有，以后，也將晶體管P5稱為輸出晶體管。
[0027]再有，對晶體管P1~P5各自的背柵(back gate)施加電源電壓VDD，經(jīng)由接地線Lgnd對晶體管N1~N6各自的背柵施加接地電位VSS。
[0028]根據(jù)上述的結構，電壓調節(jié)器10基于電源電壓VDD來生成具有分壓電壓DV的電壓值與基準電壓RV的電壓值的差分值所對應的電壓值的內部電源電壓Vd，將其經(jīng)由輸出晶體管(P5)施加到電源線Lvg。也就是說，輸出晶體管(P5)將對電源線Lvg的電壓進行分壓后的分壓電壓DVV與基準電壓RV的差分值所對應的電壓作為內部電源電壓Vd施加到電源線Lvc。由此，經(jīng)由輸出晶體管(P5)施加到電源線Lvc的內部電源電壓Vd經(jīng)由該電源線Lvc被供給到內部電路20。
[0029]高電壓保護電路30連接于電源線Lvc和接地線L?，根據(jù)電源線Lvc的電壓増加來抑制該電源線Lvc的電壓増加。也就是說，高電壓保護電路30進行在由電壓調節(jié)器10施加到電源線Lvg的內部電源電壓Vd増加的情況下抑制該內部電源電壓Vd的増加這樣的保護工作。
[0030]高電壓保護電路30如圖1所示那樣包含將每一個為雙極型的PNP晶體管的晶體管Q1~Q3達林頓(Darlington)連接的電路。晶體管Q1~Q3各自的集電極端子連接于接地線Lgnd。進而，晶體管Q1~Q3之中的晶體管Ql的發(fā)射極端子連接于電源線Lvg，并且，晶體管Q3的基極端子連接于接地線Lcnd。
[0031]在以下，假設PNP型的晶體管的閾值電壓、內部電路20的通常電源電壓和電源耐電壓的每一個為閾值電壓:0.6伏特
通常電源電壓:1.5伏特
電源耐電壓:4.0伏特
來說明高電壓保護電路30的工作。
[0032]如圖1所示那樣將3個晶體管Q1~Q3達林頓連接后的結構中的閾值電壓的總計即總計閾值電壓為(0.6伏特X3) = l.8伏特。因此，在由電壓調節(jié)器10生成的內部電源電壓Vd維持比閾值電壓(1.8伏特)低的通常電源電壓(1.5伏特)的期間，晶體管Q1~Q3為截止狀態(tài)。因此，在此期間，具有通常電源電壓(1.5伏特)的內部電源電壓Vd直接經(jīng)由電源線Lvc被供給到內部電路20中。
[0033]在此，當包含在電壓調節(jié)器10中的輸出晶體管(P5)的柵極電壓由于外部噪聲的影響而降低時，與其成反比例地，從輸出晶體管(P5)輸出的內部電源電壓Vd的電壓值増加。此時，當由電壓調節(jié)器10生成的內部電源電壓Vd的電壓值變得比上述的總計閾值電壓(1.8伏特)高時，晶體管Q1~Q3的每一個為導通狀態(tài)(保護工作)。由此，電流經(jīng)由晶體管Ql的發(fā)射極端子和集電極端子在電源線Lvc和接地線Und間流動。因此，在此期間，在輸出晶體管的導通電阻與高電壓保護電路30的晶體管Ql的導通電阻匹配的時間點，內部電源電壓Vd的増加停止。
[0034]因此，根據(jù)上述的保護工作，即使由電壓調節(jié)器10生成的內部電源電壓Vd由于外部噪聲的影響而増加，也能夠在到達內部電路20的電源耐電壓(4.0伏特)之前使其電壓值的増加停止而鉗位(clamp )。
[0035]再有，在圖1所示的高電壓保護電路30中，采用了使雙極型的PNP晶體管(Ql?Q3)達林頓連接為3級的結構，但是，其級數(shù)并不限定于3級。即，作為高電壓保護電路30，只要采用以各PNP晶體管的總計閾值電壓成為比使內部電路20工作的通常電源電壓高且比內部電路
20的電源耐電壓低的電壓值那樣的級數(shù)使PNP晶體管達林頓連接的結構即可。
[0036]圖3是示出包含在電壓調節(jié)器10中的放大部12的另一內部結構的一個例子的電路圖。再有，在圖3所示的結構中，除了在輸出晶體管(P5)的柵極端子與電源線Lvc之間設置有鉗位電路CP的方面之外的其他的結構與圖2所示的結構相同。
[0037]在圖3中，鉗位電路CP是將每一個為PN結型的二極管D1~D3串聯(lián)連接后的電路。此時，二極管Dl的陽極端子連接于輸出晶體管(P5)的源極端子。二極管D3的陰極端子連接于晶體管P5的柵極端子。根據(jù)這樣的結構，鉗位電路CP將輸出晶體管(P5)的柵極源極間電壓鉗位在比電源電壓VDD低且比輸出晶體管(P5 )的閾值電壓高的電壓值。
[0038]在以下，假設PNP晶體管的閾值電壓、內部電路20的通常電源電壓和電源耐電壓分別為
閾值電壓:0.6伏特通常電源電壓:1.5伏特電源耐電壓:4.0伏特
來說明在采用了包含具有圖3所示的結構的放大部12的電壓調節(jié)器10的情況下進行的高電壓保護電路30的工作。
[0039]如圖1所示那樣將3個晶體管Q1~Q3達林頓連接后的結構中的閾值電壓的總計即總計閾值電壓為(0.6伏特X3) = l.8伏特。因此，在由電壓調節(jié)器10生成的內部電源電壓Vd維持比閾值電壓(1.8伏特)低的通常電源電壓(1.5伏特)的期間，晶體管Q1~Q3為截止狀態(tài)。因此，在此期間，具有通常電源電壓(1.5伏特)的內部電源電壓Vd直接經(jīng)由電源線Lvc被供給到內部電路20中。
[0040]在此，當包含在電壓調節(jié)器10中的輸出晶體管(P5)的柵極電壓由于外部噪聲的影響而降低時，與其成反比例地，從輸出晶體管(P5)輸出的內部電源電壓Vd的電壓值増加。此時，當由電壓調節(jié)器10生成的內部電源電壓Vd的電壓值變得比上述的總計閾值電壓(1.8伏特)高時，晶體管Q1~Q3的每一個為導通狀態(tài)(保護工作)。由此，電流經(jīng)由晶體管Ql的發(fā)射極端子和集電極端子在電源線Lvc和接地線Und間流動。因此，在此期間，在輸出晶體管的導通電阻與高電壓保護電路30的晶體管Ql的導通電阻匹配的時間點，內部電源電壓Vd的増加停止。
[0041]因此，根據(jù)上述的保護工作，即使由電壓調節(jié)器10生成的內部電源電壓Vd由于外部噪聲的影響而増加，也能夠在到達內部電路20的電源耐電壓(4.0伏特)之前使其電壓值的増加停止而鉗位。
[0042]再有，輸出晶體管的導通電阻與高電壓保護電路30的晶體管Ql的導通電阻匹配的時間點根據(jù)晶體管Ql的晶體管尺寸與輸出晶體管的晶體管尺寸的尺寸比來決定。
[0043]此時，輸出晶體管的晶體管尺寸根據(jù)由與電源電壓VDD有關的電源規(guī)格規(guī)定的最低電壓和在通過該最低電壓使內部電路20工作時能夠在該內部電路20中流動的電流量來決定。例如，在放大部12的電源電壓VDD的最低電壓為1.8伏特并且與電壓調節(jié)器10有關的規(guī)格在1.5伏特的內部電源電壓Vd的情況下要求1mA的驅動能力的情況下，作為輸出晶體管，需要采用漏極源極間電壓為0.3伏特并且具有能夠進行1mA的驅動的尺寸的晶體管。
[0044]因此，基于下述的電流式來決定輸出晶體管(P5)的尺寸。
1=(1/2).μ.Cox.(ff/L).(Vgs-Vt)2
1:驅動電流
μ:載流子迀移率(carrier mobility)
Cox:輸出晶體管(P5)的柵極電容 W:輸出晶體管(P5)的柵極寬度 L:輸出晶體管(P5)的柵極長度 Vgs:輸出晶體管(P5)的柵極源極間電壓 Vt:輸出晶體管(P5 )的閾值電壓。
[0045]可是，能夠作為經(jīng)由電源端子Tl供給的電源電壓VDD取得的電壓范圍由電源規(guī)格規(guī)定。因此，設想經(jīng)由電源端子Tl供給具有基于該電源規(guī)格的電壓范圍內的最大的電壓值的電源電壓VDD。在由該電源規(guī)格規(guī)定的最大電壓值為例如5伏特的情況下，當輸出晶體管(P5)的柵極電壓由于外部噪聲的影響而降低到O伏特時，輸出晶體管(P5)生成具有5伏特的內部電源電壓Vd。此時，在圖2所示的結構中，該5伏特的電壓值直接與輸出晶體管(P5 )的柵極源極間電壓Vgs相等。
[0046]因此，根據(jù)上述電流式，輸出晶體管(P5)將具有由電源電壓VDD的規(guī)格規(guī)定的最大電壓值(=Vgs)所對應的電流量的驅動電流向電源線Lvc送出。于是，高電壓保護電路30像這樣使送出到電源線Lvc的驅動電流經(jīng)由晶體管Ql從電源線Lvc朝向接地線L?流入，由此，使內部電源電壓Vd的電壓值(5伏特)降低為不足內部電路20的電源耐電壓(4伏特)。
[0047]也就是說，在采用圖2所示的結構來作為電壓調節(jié)器10的情況下，需要將高電壓保護電路30的晶體管QI的尺寸設定為能夠使與由電源電壓VDD的規(guī)格規(guī)定的最大電壓值對應的電流流動的大小。
[0048]另一方面，在采用圖3所示的結構來作為該電壓調節(jié)器10的情況下，通過鉗位電路CP將輸出晶體管(P5 )的柵極源極間電壓Vgs鉗位在比二極管DI?D3各自的閾值電壓Vf的3倍的電壓值即電源電壓VDD(5伏特)低的電壓。
[0049]因此，在例如閾值電壓Vf為0.8伏特的情況下，即使電源電壓VDD的電壓值為5伏特，輸出晶體管(P5)的柵極源極間電壓Vgs也為2.4伏特。
[0050]S卩，通過鉗位電路CP，使輸出晶體管(P5)的柵極源極間電壓Vgs比電源電壓VDD的電壓值小。
[0051]因此，從上述的電流式明顯可知，與采用了存在輸出晶體管(P5)的柵極源極間電壓Vgs與電源電壓VDD的電壓值相等的可能性的圖2所示的結構的情況相比，能夠使向電源線Lvc送出的驅動電流降低。
[0052]由此，在采用圖3所示的結構來作為電壓調節(jié)器10的情況下，與采用了圖2所示的結構的情況相比，能夠使高電壓保護電路30的晶體管Ql的晶體管尺寸變小，謀求高電壓保護電路30的小規(guī)模化。
[0053]再有，在上述實施例中，作為高電壓保護電路30而采用了如圖1所示那樣被達林頓連接為3級的雙極型的晶體管Q1~Q3，但是，其級聯(lián)級數(shù)并不限定于3級。即，作為高電壓保護電路30，也可以采用省略晶體管Q1~Q3之中的Q2而將Ql的基極端子連接于Q3的發(fā)射極端子的晶體管2級的達林頓連接，或者，也可以采用在晶體管Ql和Q3之間達林頓連接2個以上的PNP晶體管的結構。也就是說，關于在高電壓保護電路30中達林頓連接PNP型的晶體管的級數(shù)，只要設定為使達林頓連接的晶體管組的總計閾值電壓為內部電路20的通常電源電壓以上且比內部電路20的電源耐電壓低的級數(shù)即可。
[0054]此外，在圖3所示的鉗位電路CP中，采用了串聯(lián)3級地連接的二極管D1~D3，但是，其串聯(lián)級數(shù)并不限定于3級。
[0055]總之，作為鉗位電路CP，只要為具有將多個二極管串聯(lián)連接的串聯(lián)二極管組的電路即可，所述多個二極管至少包含陽極端子連接于輸出晶體管(P5)的源極端子的第一二極管(D1)、以及陰極端子連接于輸出晶體管的柵極端子的第二二極管(D3)。
[0056]此外，也可以采用自身的柵極端子和漏極端子(或者源極端子)彼此相互連接的、所謂的被二極管連接的MOS型晶體管來代替圖3所示的鉗位電路CP中的二極管D1~D3的每一個。
[0057]附圖標記的說明10電壓調節(jié)器
20內部電路 30高電壓保護電路 D1-D3 二極管 Q1-Q3晶體管。
【主權項】
1.一種半導體裝置，其特征在于，具有: 電壓調節(jié)器，基于電源電壓來生成具有比所述電源電壓的電壓值低的電壓值的內部電源電壓，將所述內部電源電壓施加到電源線； 內部電路，經(jīng)由所述電源線和接地線接受所述內部電源電壓的供給；以及 保護電路，包含被達林頓連接的每一個PNP型的第一?第N晶體管，所述第一?第N晶體管各自的集電極端子連接于所述接地線，所述第一?第N晶體管之中的第一晶體管的發(fā)射極端子連接于所述電源線，并且，所述第一?第N晶體管之中的第N晶體管的基極端子連接于所述接地線，其中，N為2以上的整數(shù)。2.根據(jù)權利要求1所述的半導體裝置，其特征在于， 所述電壓調節(jié)器包含將對所述電源線的電壓進行分壓后的分壓電壓與基準電壓的差分值所對應的電壓作為所述內部電源電壓施加到所述電源線的P溝道MOS型的輸出晶體管， 對所述輸出晶體管的源極端子施加所述電源電壓， 在所述輸出晶體管的柵極端子和所述源極端子間設置有將所述輸出晶體管的柵極源極間電壓鉗位在比所述電源電壓低的規(guī)定的電壓值的鉗位回路。3.根據(jù)權利要求2所述的半導體裝置，其特征在于，所述規(guī)定的電壓值比所述輸出晶體管的閾值電壓高。4.根據(jù)權利要求2或3所述的半導體裝置，其特征在于，所述鉗位電路具有將多個二極管串聯(lián)連接的串聯(lián)二極管組，所述多個二極管包含陽極端子連接于所述輸出晶體管的所述源極端子的第一二極管、以及陰極端子連接于所述輸出晶體管的所述柵極端子的第二二極管。5.一種半導體裝置，其特征在于，具有: 電壓調節(jié)器，經(jīng)由P溝道MOS型的輸出晶體管將具有比電源電壓的電壓值低的電壓值的內部電源電壓施加到電源線； 內部電路，經(jīng)由所述電源線和接地線接受所述內部電源電壓的供給；以及 保護電路，連接于所述電源線和所述接地線，根據(jù)所述電源線的電壓的増加來抑制所述電源線的電壓増加， 對所述輸出晶體管的源極端子施加所述電源電壓， 在所述輸出晶體管的柵極端子和所述源極端子間設置有將所述輸出晶體管的柵極源極間電壓鉗位在比所述電源電壓低的規(guī)定的電壓值的鉗位回路。6.根據(jù)權利要求5所述的半導體裝置，其特征在于， 所述保護電路包含被達林頓連接的每一個PNP型的第一?第N晶體管，其中，N為2以上的整數(shù)， 所述第一?第N晶體管各自的集電極端子連接于所述接地線，所述第一?第N晶體管之中的第一晶體管的發(fā)射極端子連接于所述電源線，并且，所述第一?第N晶體管之中的第N晶體管的基極端子連接于所述接地線。7.根據(jù)權利要求5或6所述的半導體裝置，其特征在于，所述規(guī)定的電壓值比所述輸出晶體管的閾值電壓尚。8.根據(jù)權利要求5?7的任一項所述的半導體裝置，其特征在于，所述鉗位電路具有將多個二極管串聯(lián)連接的串聯(lián)二極管組，所述多個二極管包含陽極端子連接于所述輸出晶體管的所述源極端子的第一二極管、以及陰極端子連接于所述輸出晶體管的所述柵極端子的第二二極管。
【文檔編號】G05F1/565GK106020315SQ201610170888
【公開日】2016年10月12日
【申請日】2016年3月24日
【發(fā)明人】川添卓
【申請人】拉碧斯半導體株式會社