>[0041]圖6是第三實(shí)施方式的放大電路的電路圖。
[0042]與圖5的不同之處在于，將Nch耗盡型晶體管501的柵極與輸入端子105連接，并去除了恒壓電路101。其它的與圖5相同。
[0043]在這樣的電路結(jié)構(gòu)的放大電路中，也能夠與第一實(shí)施方式同樣地得到箝位電路110的效果。即，即使輸入信號(hào)電壓Vin為接地電平，也不會(huì)向NMOS晶體管104的漏極施加箝位電壓Vl以上的電壓，能夠防止NMOS晶體管104的漏極被破壞。
[0044](第四實(shí)施方式)
[0045]圖7是第四實(shí)施方式的放大電路的電路圖。
[0046]與圖1的不同之處在于，將箝位電路710連接在恒壓電路101的正極與NMOS晶體管104的漏極之間。其它的與圖1相同。箝位電路710例如由NMOS晶體管701構(gòu)成，該NMOS晶體管701的柵極和源極與NMOS晶體管104的漏極連接，漏極與恒壓電路101的正極連接。
[0047]箝位電路710能夠以如下方式進(jìn)行動(dòng)作，來(lái)對(duì)NMOS晶體管104的漏極的電壓進(jìn)行箝位。
[0048]當(dāng)NMOS晶體管104的漏極的電壓高于恒壓電路101的恒定電壓V2與NMOS晶體管701的閾值電壓Vt7cil相加后的電壓時(shí)，NMOS晶體管701流過(guò)電流。因此，NMOS晶體管104的漏極的電壓被箝位為V2+Vt7(J^電壓。
[0049]這樣構(gòu)成的放大電路能夠與其它的實(shí)施方式同樣地得到箝位的效果。此外，箝位電路710構(gòu)成為使電流通過(guò)NMOS晶體管701的溝道流走，由此進(jìn)行箝位。因此，存在如下效果:由于電流不流過(guò)晶體管的寄生二極管，因此電流不會(huì)經(jīng)由寄生雙極晶體管而流入襯底。
[0050](第五實(shí)施方式)
[0051]圖8是第五實(shí)施方式的放大電路的電路圖。
[0052]第五實(shí)施方式的放大電路具有恒壓電路10UPM0S晶體管803、804、負(fù)載102、接地端子100、輸出端子106、輸入端子105以及箝位電路810。
[0053]PMOS晶體管804的柵極與輸入端子105連接，源極與輸出端子106連接，漏極與接地端子100連接。PMOS晶體管803的柵極與恒壓電路101的負(fù)極連接，漏極與輸出端子106和負(fù)載102連接，源極與電源端子連接。恒壓電路101的正極與電源端子連接。箝位電路810被連接在輸入端子105與PMOS晶體管804的源極之間。箝位電路810例如由PMOS晶體管801構(gòu)成，PMOS晶體管801的柵極和源極與PMOS晶體管804的源極連接，漏極與輸入端子105連接。這里，第五實(shí)施方式的放大電路是PMOS晶體管803的漏極耐壓較小、且PMOS晶體管804由漏極耐壓高的高耐壓MOS晶體管構(gòu)成的源極跟隨器。
[0054]箝位電路810能夠以如下方式進(jìn)行動(dòng)作，來(lái)對(duì)PMOS晶體管803的漏極的電壓進(jìn)行箝位。
[0055]當(dāng)恒壓電路101斷開(kāi)(OV)而PMOS晶體管803的柵極電壓成為電源電壓時(shí)，PMOS晶體管803截止。在向輸入端子105輸入某輸入信號(hào)電壓Vin且負(fù)載102的阻抗高時(shí)，輸出端子106的電壓變?yōu)楦≈脿顟B(tài)而降低。此時(shí)，在PMOS晶體管803的漏極的電壓低于輸入端子105的輸入信號(hào)電壓Vin與PMOS晶體管801的閾值電壓Vt-之和的電壓時(shí)，PMOS晶體管801流過(guò)電流。因此，PMOS晶體管803的漏極的電壓被箝位為Vin+Vt8(J^電壓。PMOS晶體管801在進(jìn)行輸出信號(hào)電壓Vout比輸入信號(hào)電壓Vin高的通常動(dòng)作時(shí)處于截止，因此，不會(huì)影響源極跟隨器動(dòng)作。
[0056]這樣的結(jié)構(gòu)的放大電路能夠與其他實(shí)施方式同樣地得到箝位的效果。此外，箝位電路810構(gòu)成為使電流通過(guò)PMOS晶體管801的溝道流走，由此進(jìn)行箝位。因此，存在如下效果:由于電流不流過(guò)晶體管的寄生二極管，因此，電流不會(huì)經(jīng)由寄生雙極晶體管而流入襯底。
[0057]如以上說(shuō)明的那樣，本發(fā)明的放大電路是由漏極耐壓低的晶體管與漏極耐壓高的晶體管構(gòu)成的放大電路，由于漏極耐壓低的晶體管的漏極設(shè)有箝位電路，因此能夠通過(guò)箝位電路來(lái)限制漏極耐壓低的晶體管的漏極的電壓。因此，能夠防止漏極耐壓低的晶體管的漏極被破壞。
[0058]另外，關(guān)于本發(fā)明的放大電路，即使是將未圖示的電源的關(guān)系反轉(zhuǎn)后的電路結(jié)構(gòu)，也能夠同樣地得到箝位電路的效果。
【主權(quán)項(xiàng)】
1.一種放大電路，其對(duì)輸入到輸入端子的信號(hào)進(jìn)行放大，并向輸出端子輸出，其特征在于， 所述放大電路具有: 第一晶體管，其柵極與所述輸入端子連接； 第二晶體管，其漏極與所述輸出端子連接，源極與所述第一晶體管的漏極連接，該第二晶體管的漏極耐壓比所述第一晶體管高，并始終處于工作狀態(tài)；以及 箝位電路，其與所述第一晶體管的漏極連接，限制所述第一晶體管的漏極電壓。
2.根據(jù)權(quán)利要求1所述的放大電路，其特征在于， 所述第二晶體管由柵極與恒壓電路連接的增強(qiáng)型晶體管構(gòu)成。
3.根據(jù)權(quán)利要求1所述的放大電路，其特征在于， 所述第二晶體管由耗盡型晶體管構(gòu)成。
4.根據(jù)權(quán)利要求3所述的放大電路，其特征在于， 所述第二晶體管的柵極與恒壓電路連接。
5.根據(jù)權(quán)利要求3所述的放大電路，其特征在于， 所述第二晶體管的柵極與所述輸入端子連接。
6.根據(jù)權(quán)利要求1?5中的任意一項(xiàng)所述的放大電路，其特征在于， 所述箝位電路是串聯(lián)連接多個(gè)晶體管而構(gòu)成的，該多個(gè)晶體管以二極管方式連接。
7.根據(jù)權(quán)利要求1?5中的任意一項(xiàng)所述的放大電路，其特征在于， 所述箝位電路由柵極與恒壓電路連接的晶體管構(gòu)成。
8.根據(jù)權(quán)利要求1?5中的任意一項(xiàng)所述的放大電路，其特征在于， 所述箝位電路由柵極與恒壓電路連接的晶體管以及以二極管方式連接的多個(gè)晶體管串聯(lián)連接而構(gòu)成。
9.根據(jù)權(quán)利要求1所述的放大電路，其特征在于， 所述箝位電路由如下的晶體管構(gòu)成，該晶體管的柵極和源極與所述第一晶體管的漏極連接，漏極與恒壓電路連接。
10.—種放大電路，其對(duì)輸入到輸入端子的信號(hào)進(jìn)行放大，并向輸出端子輸出，其特征在于， 所述放大電路具有: 第一晶體管，其柵極與恒壓電路連接，漏極與所述輸出端子連接，源極與電源端子連接; 第二晶體管，其柵極與所述輸入端子連接，漏極與接地端子連接，源極與輸出端子連接，該第二晶體管的漏極耐壓高于所述第一晶體管；以及 箝位電路，其由如下的晶體管構(gòu)成，該晶體管的柵極和源極與所述第一晶體管的漏極連接，漏極與輸入端子連接，該箝位電路限制所述第一晶體管的漏極電壓。
【專利摘要】放大電路。本發(fā)明的目的是提供一種放大電路，其由漏極耐壓低的NMOS晶體管以及串聯(lián)連接的漏極耐壓高的NMOS晶體管構(gòu)成，漏極耐壓低的NMOS晶體管的漏極不會(huì)被破壞。作為解決手段，漏極耐壓低的NMOS晶體管的漏極具有限制漏極電壓的箝位電路。
【IPC分類】H03F1-56
【公開(kāi)號(hào)】CN104796094
【申請(qǐng)?zhí)枴緾N201510023731
【發(fā)明人】富岡勉
【申請(qǐng)人】精工電子有限公司
【公開(kāi)日】2015年7月22日
【申請(qǐng)日】2015年1月16日
【公告號(hào)】US20150207468