專利名稱：放大電路的制作方法
放大電路技術領域
本發(fā)明一般涉及電子電路，并且具體涉及用于音頻系統(tǒng)中的放大電路。
背景技術：
很多音頻放大電路在其電源波動時會產(chǎn)生聽得見的聲音。例如，當放大電路初始 通電時，電源中的改變可能在該放大電路的輸出節(jié)點引入噪聲電壓。該噪聲電壓將通過耦 接到輸出節(jié)點的負載轉化成聲音，其通常表現(xiàn)為噪音。因為該噪音對于使用者來說是干擾， 因此需要消除或者至少部分地降低該噪音。
圖1示出了一種傳統(tǒng)的音頻放大電路10。放大電路10由正電源+Vsupply和負電 源-Vsupply供電，其配置成提供對稱的電源以用于抑制噪聲。具體地，音頻放大電路10包括 運算放大器11，其具有非倒相輸入節(jié)點12、倒相輸入節(jié)點13和輸出節(jié)點14。運放11的非 倒相輸入節(jié)點12通過輸入電容16耦接至第一端點15。第一端點15配置成接收音頻信號。 非倒相節(jié)點12還通過第一電阻17耦接至地。運放11的倒相輸入節(jié)點13通過第二電阻18 耦接至地、以及通過第三電阻19耦接至輸出節(jié)點14。該第二電阻18和第三電阻19作為運 放11的反饋網(wǎng)絡，其阻值的比值決定了放大電路10的放大增益。運放11的輸出節(jié)點耦接 到負載20，該負載20通常為揚聲器，其能夠根據(jù)通過其中的電流發(fā)出聲音。
雖然放大電路10被這樣設計以抑制噪音，但是噪音無法完全消除，特別是當放大 電路10剛通電時。圖2示出了圖1的運放11的一個示例的輸出級。如圖2所示，運放包 括用于輸出高動態(tài)范圍放大信號的輸出級。該輸出級包括第一 PMOS晶體管21和第二 PMOS 晶體管22。第一 PMOS晶體管21耦接于正電源+Vsupply和運放的輸出節(jié)點14之間，且第一 PMOS晶體管21的柵配置成接收經(jīng)運放的前級放大的輸入信號。第二 PMOS晶體管22耦接 于第一 PMOS晶體管21的柵和正電源+Vsupply之間，其配置成控制第一 PMOS晶體管21的運 行。由于MOS晶體管的器件結構，第一 PMOS晶體管21的柵和漏之間的寄生電容Cgd可能耦 接于該放大電路中。當該放大電路初始通電時，第二 PMOS晶體管22被打開，由此第二 PMOS 晶體管22和寄生電容Cgd形成電流路徑，允許差動電流Idiff從正電源+Vsupply流到輸出節(jié)點 14，該電流又經(jīng)過負載20流至地。負載20可能響應于該差動電流Idiff而生成顯著的噪聲。
因此，需要提高音頻放大電路的噪聲性能。發(fā)明內容
—方面，提供了一種電路。該電路包括第一電路模塊，其具有第一輸入節(jié)點、第二 輸入節(jié)點和輸出節(jié)點，其中該第一電路模塊配置成在該第一輸入節(jié)點接收輸入信號并且在 該輸出節(jié)點生成放大信號。該電路還包括第二電路模塊，其耦接于參考電位線和該輸出節(jié) 點之間，配置成響應于第一控制信號從該輸出節(jié)點吸收電流。
另一方面，提供了一種放大電路。該放大電路包括根據(jù)本發(fā)明的電路。
上文已經(jīng)概括而非寬泛地給出了本公開內容的特征。本公開內容的附加特征將在 此后描述，其形成了本發(fā)明權利要求的主題。本領域技術人員應當理解，可以容易地使用所公開的構思和具體實施方式
，作為修改和設計其他結構或者過程的基礎，以便執(zhí)行與本發(fā) 明相同的目的。本領域技術人員還應當理解，這些等同結構沒有脫離所附權利要求書中記 載的本發(fā)明的主旨和范圍。


為了更完整地理解本公開以及其優(yōu)點，現(xiàn)在結合附圖參考以下描述，其中
圖1示出了一種傳統(tǒng)的音頻放大電路10 ；
圖2示出了圖1的運算放大器11的一個示例性輸出級；
圖3示出了根據(jù)本發(fā)明的電路的一個實施例的方框圖4示出了圖3的電路300的一個示例性的電路圖5示出了圖3的電路300的另一個示例性的電路圖6示出了根據(jù)本發(fā)明的電路的另一個實施例的方框圖7示出了圖6的電路600的一個示例性的電路圖8和9示出了圖7的電路的示例性的運行。
除非指明，否則不同附圖中的相應標記和符號一般表示相應的部分。繪制附圖是 為了清晰地示出本公開內容的實施方式的有關方面，而未必是按照比例繪制的。為了更為 清晰地示出某些實施方式，在附圖標記之后可能跟隨有字母，其指示相同結構、材料或者過 程步驟的變形。
具體實施方式
下面詳細討論實施例的實施和使用。然而，應當理解，所討論的具體實施例僅僅示 范性地說明實施和使用本發(fā)明的特定方式，而非限制本發(fā)明的范圍。
圖3示出了根據(jù)本發(fā)明的電路的一個實施例的方框圖。在該實施例中，電路300 用于放大信號，例如音頻信號。在一些實施例中，電路300可以用于,例如，電視機、手機或 者其他電子產(chǎn)品并且由相應的電源供電。
如圖3所示，電路300包括第一電路模塊301和第二電路模塊302。
第一電路模塊301具有第一輸入節(jié)點303、第二輸入節(jié)點304和輸出節(jié)點305。第 一電路模塊301配置成在第一輸入節(jié)點303接收輸入信號并且在輸出節(jié)點305生成放大信 號。在該例子中，第一電路模塊301可以是具有倒相節(jié)點和非倒相節(jié)點的集成的運算放大 器。應當理解，第一電路模塊301可以是差動放大器或者其他放大設備。此外，第一電路模 塊301可以由單電源或者對稱電源供電。
第二電路模塊302耦接于第一電路模塊301的輸出節(jié)點305和參考電位線306之 間。參考電位線306耦接至，例如，地或者其他電位。第二電路模塊302配置成響應于第一 控制信號從輸出節(jié)點305吸收電流。在一個例子中，第二電路模塊302具有控制節(jié)點307， 其配置成接收第一控制信號。
在實際應用中，第一電路模塊301的輸出節(jié)點305通常耦接至負載308，從而在輸 出節(jié)點305生成的放大信號可以產(chǎn)生經(jīng)過負載308流向參考電位線的電流。在該例子中， 負載308是揚聲器，流過其中的電流產(chǎn)生聲音。當?shù)谝浑娐纺K301正常工作時，第一控制 信號處于第一態(tài)，其使得第二電路模塊302被禁用。由此，第二電路模塊302被禁止吸收流過輸出節(jié)點305的電流，并且放大信號可以如預期的那樣被提供給負載308。當?shù)谝浑娐纺K301的電源明顯波動時,第一控制信號位于不同于第一態(tài)的第二態(tài),其使得第二電路模塊302被啟用。結果是，第二電路模塊302從輸出節(jié)點305吸收或者抽取電流。換言之，負載308被第二電路模塊302旁路。本領域的技術人員理解，當波動電流流過揚聲器時其產(chǎn)生聲音。由于響應于位于第二態(tài)的該第一控制信號，來自輸出節(jié)點305的波動電流被第二電流模塊302吸收或者抽取，因此沒有波動電流流過負載308，從而阻止了負載308產(chǎn)生聲曰
以電路300是具有圖2所示的輸出級的集成運放為例。當差動電流Idiff，例如以電流尖峰的形式，由于正電源+Vsupply的上升沿而引入電路300，第二電路模塊302響應于位于第二態(tài)的第一控制信號而打開。從而，差動電流Idiff被從負載308分流，阻止電阻308生成任何噪聲。結果是，電路300相對于傳統(tǒng)的放大電路具有提高的噪聲性能。
圖4示出了圖3的電路300的一個示例性的電路。如圖4所示，電路400包括第一電路模塊和第二電路模塊。
具體地，第一電路模塊包括第一運算放大器401，其具有倒相節(jié)點403、非倒相節(jié)點404和輸出節(jié)點405。倒相節(jié)點403配置成經(jīng)由電容411和第一電阻412接收輸入信號， 其中電容411和第一電阻412串聯(lián)。倒相節(jié)點403還經(jīng)由第二電阻413耦接至輸出節(jié)點 405。第一電路模塊的放大增益由第一電阻412和第二電阻413的阻值比例決定。
第二電路模塊包括第一導電類型的第一 MOS晶體管402。第一 MOS晶體管402的柵耦接至第一控制信號，第一 MOS晶體管402的源耦接至參考電位線406，第一 MOS晶體管 402的漏耦接至輸出節(jié)點405。第一 MOS晶體管402配置成響應于第一控制信號而運行。具體地，當?shù)谝?MOS晶體管402的柵接收使其關閉的處于第一態(tài)的第一控制信號時，第一 MOS 晶體管402作用為高阻抗電阻，并且其不會影響輸出節(jié)點405的放大信號的輸出。然而，當?shù)谝?MOS晶體管402的柵接收使其打開的處于第二態(tài)的第一控制信號時，第一 MOS晶體管 402作用為低阻抗電阻，其直接耦接輸出節(jié)點405至參考電位線406。因此，來自輸出節(jié)點 405的電·流被從負載408分流。
第一 MOS晶體管402還包括反向耦接在輸出節(jié)點和參考電位線之間的體二極管， 從而該體二極管在第一 MOS晶體管402被關閉時阻止來自輸出節(jié)點405的電流流過第一 MOS晶體管402。在圖4的實施例中，第一 MOS晶體管402是NMOS晶體管。在此條件下，當?shù)诙娐纺K關閉時沒有電流流過，從而在輸出節(jié)點405的放大信號可以無損地提供給負載 408。
圖5示出了圖3的電路300的另一個示例性的電路。
如圖5所不,第二電路模塊包括第一導電類型的第一MOS晶體管502a和第二導電類型的第二 MOS晶體管502b，晶體管502a和晶體管502b串聯(lián)耦接在第一電路模塊的輸出節(jié)點505和參考電位線506之間。第二 MOS晶體管502b的柵耦接到第一控制信號的反相信號。第二 MOS晶體管響應于第一控制信號的反相信號與第一 MOS晶體管502a同時開關。 此外，第二 MOS晶體管502b的體二極管與第一 MOS晶體管502a的體二極管對接，從而當 MOS晶體管502a和502b關閉時其體二極管阻止彼此導通。在圖5的例子中，第一 MOS晶體管502a是NMOS晶體管，第二 MOS晶體管502b是PMOS晶體管。
仍參考圖4,在一個實施例中，第一電路模塊401還包括稱接在第一輸入節(jié)點403和第二輸入節(jié)點404之間的開關414。開關414配置成響應于第二控制信號而運行。在運 行中，當?shù)诙刂菩盘柼幱诘谝粦B(tài)時，開關關斷，從而該開關不會影響第一電路模塊401的 運行。當?shù)诙刂菩盘柼幱诘诙B(tài)時，開關414導通并且輸入節(jié)點403被耦接到輸入節(jié)點 404，從而第一電路模塊401的輸入節(jié)點之間沒有電壓差。因此，在輸出節(jié)點405沒有放大 信號，并且耦接到輸出節(jié)點405的負載408不會發(fā)出聲音。由此，電路400被靜音。
應當理解，開關414是可選的而非必需的。開關414可以用于進一步降低噪聲或 其他目的。
在一個例子中，第二控制信號和第一控制信號的邏輯態(tài)相同。在此情形下，開關 414和第二電路模塊402配置成響應于相同的控制信號而運行。在運行中，當?shù)谝豢刂菩?號處于第二態(tài)時，MOS晶體管402導通,從而將電流從負載408分流。同時，開關414也導 通，其進一步確保沒有波動電流流過負載408。優(yōu)選地，開關414包括MOS晶體管。該MOS 晶體管配置成使得在其關斷時其體二極管阻止電流從第一輸入節(jié)點403流到第二輸入節(jié) 點404。這種配置進一步提高了電路400的噪聲抑制性能。
在另一個例子中，第二控制信號可以是用戶使能或者禁止的。如果需要，例如，當 用戶接聽電話時，他可以使能該第二控制信號以使揚聲器靜音。
圖6示出了根據(jù)本發(fā)明的電路600的另一個實施例的方框圖。
如圖6所示，電路600包括第一電路模塊601，第二電路模塊602，控制器603和耦 接器604。
第一電路模塊601具有第一輸入節(jié)點605，第二輸入節(jié)點606和輸出節(jié)點607。第 一電路模塊601配置成在第一輸入節(jié)點605接收輸入信號并且在輸出節(jié)點607生成放大信號。
第二電路模塊602耦接在輸出節(jié)點607和參考電位線608之間。第二電路模塊 602配置成響應于第一控制信號從輸出節(jié)點607吸收電流。
耦接器604配置成響應于控制器603的輸出將第一電路模塊601的輸出節(jié)點607 耦接至參考電位線608。在該實施例中，耦接器604包括耦接在輸出節(jié)點607和參考電位 線608之間的電壓跟隨器。優(yōu)選地，耦接器604包括第二運算放大器，其具有倒相節(jié)點、非 倒相節(jié)點和輸出節(jié)點。第二運算放大器的非倒相節(jié)點耦接到參考電位線608，第二運算放大 器的倒相節(jié)點和輸出節(jié)點耦接到第一電路模塊601的輸出節(jié)點。
在運行中，耦接器604響應于控制器603的輸出而使得電路600運行于靜音或者 非靜音模式。具體地，當控制器603的輸出處于第一態(tài)時，耦接器604關斷，從而電路600 運行于非靜音模式。于是在輸出節(jié)點607生成的放大信號能夠提供給負載610。當控制器 603的輸出處于第二態(tài),I禹接器604導通,從而電路600運行于靜音模式。于是輸出節(jié)點607 被直接連接到參考電位線608。因此，負載610不能發(fā)出聲音。
在一個實施例中，控制器603配置成生成互補的第一偏置電流和第二偏置電流。 第一電路模塊601包括第一放大器,其輸入偏置電流是第一偏置電流的鏡像電流。稱接器 604包括第二放大器，其輸入偏置電流是第二偏置電流的鏡像電流。因為第一偏置電流和第 二偏置電流是互補的，第一電路模塊601響應于第一偏置電流處于低幅值而傾向于關斷, 而耦接器604響應于第二偏置電流處于高幅值而傾向于導通；反之，當?shù)谝浑娐纺K601響 應于第一偏置電流處于高幅值而傾向于導通，稱接器604響應于第二偏置電流處于低幅值而傾向于關斷。
具體地，當控制器603的輸出處于第一態(tài)時,第一偏置電流處于高幅值,第二偏置 電流處于低幅值。結果，第一電路模塊601導通，耦接器604關斷。在此情形，第一電路模 塊601放大在第一輸入節(jié)點605接收的輸入信號并且在輸出節(jié)點607生成放大信號。當控 制器603的輸出處于第二態(tài)，第一偏置電流處于低幅值，第二偏置電流處于高幅值。結果， 第一電路模塊601傾向于關斷，耦接器604傾向于導通。在此情形，輸出節(jié)點607的電壓被 逐步地“短接”到參考電位線608。
圖7示出了圖6的電路600的一個示例性的電路圖。
如圖7所示，電路包括第一電路模塊，第二電路模塊，控制器和耦接器。
第一電路模塊包括第一運算放大器701,其具有第一輸入節(jié)點702、第二輸入節(jié)點 703和輸出節(jié)點704。第一輸入節(jié)點702配置成通過串聯(lián)的第一電容705和第一電阻706 接收輸入信號。第一輸入節(jié)點702還通過第二電阻707耦接至輸出節(jié)點704。第二輸入節(jié) 點703耦接至參考電位線708。在一個例子中，第一運算放大器701由正電源+Vsupply和負VsUpp]_y 供電。
在一個實施例中，第一運算放大器701配置成接收第一偏置電流Ibiasl，從而第一 運算放大器701的運行可以被相應地控制。具體地，第一偏置電流Ibiasl配置成提供給第一 運算放大器701，從而第一運算放大器701的開環(huán)增益響應于第一偏置電流Ibiasl而變化。 電源控制信號Vsigp配置成接通或者關斷第一運算放大器701的輸出級，如以下將討論的。 此外，第一電路模塊還包括第三MOS晶體管751，耦接在第一輸入節(jié)點702和第二輸入節(jié)點 703之間，其配置成響應于第一控制信號Vsigl而運行。
第二電路模塊包括第一導電類型的第一 MOS晶體管709和第二導電類型的第二 MOS晶體管710，晶體管709和晶體管710串聯(lián)耦接在輸出節(jié)點704和參考電位線708之間。 第一 MOS晶體管709的柵耦接到第一控制信號Vsigl，第二 MOS晶體管710的柵通過電平移 位器711耦接到第一控制信號Vsigl。電平移位器711配置成改變第一控制信號Vsigl的幅值 同時使第一控制信號Vsigl反相。從而,第一 MOS晶體管709和第二 MOS晶體管710同時導 通和關斷。在圖7的例子中，第一 MOS晶體管709是NMOS晶體管，第二 MOS晶體管710是 PMOS晶體管。優(yōu)選地，第二 MOS晶體管710是漂移晶體管，具有較高的動態(tài)輸出范圍。
耦接器包括第二運算放大器712，其具有倒相節(jié)點713、非倒相節(jié)點714和輸出節(jié) 點715。非倒相節(jié)點714耦接到參考電位線708，第二運放712的倒相節(jié)點713和輸出節(jié)點 715耦接到第一運放701的輸出節(jié)點704。因此當?shù)诙\放712導通時輸出節(jié)點715可以 耦接到參考電位線708。在該實施例中，第二運放712配置成接收第二偏置電流Ibias2，其配 置成提供給第二運放712從而第二運放712的開環(huán)增益響應于第二偏置電流Ibias2而改變。 此外，第二偏置電流IMaS2與第一偏置電流IMasi互補，即第二偏置電流IMaS2與第一偏置電 流Ibiasl的和為常數(shù)。
控制器包括第一比較器716,其具有第一輸入節(jié)點717、第二輸入節(jié)點718、第一輸 出節(jié)點719和第二輸出節(jié)點720。第一比較器716配置成比較在輸入節(jié)點717和718之間 的電壓差，并且根據(jù)比較的結果在第一輸出節(jié)點719生成第一偏置電流Ibiasl、在第二輸出 節(jié)點720生成第二偏置電流Ibias2。具體地，第一比較器716配置成接收第一參考信號VMfl 和計時信號Vtim。當?shù)谝粎⒖夹盘朧Mfl超過計時信號Vtim,第一比較器716將生成大于第二偏置電流Ibias2的第一偏置電流Ibiasl。當計時信號Vtim超過第一參考信號Vrafl,第一比較器 716將生成大于第一偏置電流Ibiasl的第二偏置電流Ibias2。此外，第一和第二偏置電流之間 的差值與第一參考信號VMfl和計時信號Vtim之間的電壓差成比例。
在圖7的實施例中，第一比較器716包括電壓源721、第五MOS晶體管722、第四 MOS晶體管723、第一電流鏡724和第二電流鏡725。第五和第四MOS晶體管722和723耦 接至彼此形成差分輸入級，其中，第五MOS晶體管722的柵配置成接收第一參考信號VMfl， 第四MOS晶體管723的柵配置成接收計時信號Vtim。第五MOS晶體管722的源和第四MOS 晶體管723的源耦接到電流源721，從而差分輸入級可以被電流源721偏置。應當理解，第 一輸出電流可以在第五MOS晶體管722的漏生成，第二輸出電流可以在第四MOS晶體管723 的漏生成。第一和第二輸出電流分別被第一和第二電流鏡724和725鏡像，從而可以得到 互補的第一和第二偏置電流Ibiasl和Ibias2。如前所述的，第一和第二偏置電流Ibiasl和Ibias2 被提供給第一和第二運算放大器701和712。
控制器還包括第二比較器726，其配置成生成第一控制信號Vsigl。具體地，第二比 較器726具有第一輸入節(jié)點727、第二輸入節(jié)點728和輸出節(jié)點729，其中，第一輸入節(jié)點 727配置成接收計時信號Vtim，第二輸入節(jié)點728配置成接收第二參考信號VMf2。輸出節(jié)點 729經(jīng)由第一反相器731耦接到與門730。與門730還通過第二反相器732接收靜音控制 信號Vmute。第一控制信號Vsigl在與門730的輸出節(jié)點生成，并且提供給第一 MOS晶體管709 和第二 MOS晶體管710。
該電路還包括參考模塊，其配置成接收電源控制信號Vsigp和靜音控制信號Vmute,以 根據(jù)電源控制信號Vsigp和靜音控制信號Vmute生成第一參考信號Vm1、第二參考信號Vraf2和 計時信號Vtim。
在該實施例中，參考模塊包括耦接在正電源+Vsupply和參考電位線708之間的第一 路徑733和第二路徑734。
具體地，第一路徑733具有串聯(lián)的第八MOS晶體管735，第三電阻736，第四電阻 737和第五電阻738。第三電阻736和第四電阻737之間的第一公共節(jié)點739通過第二電 容740耦接到參考電位線708。計時信號Vtim是第二電容740上的電壓。第一公共節(jié)點739 還耦接到第一比較器716的第二輸入節(jié)點718以及第二比較器726的第一輸入節(jié)點727，以 提供計時信號Vtim。第四電阻737和第五電阻738之間的第二公共節(jié)點741經(jīng)由第六MOS 晶體管742耦接到參考電位線708，其中，第六MOS晶體管742的柵配置成經(jīng)由第二反相器 732接收靜音控制信號Vmute。此外，第八MOS晶體管735的柵配置成經(jīng)由與非門743接收電 源控制信號Vsigp和靜音控制信號Vmute。第一路徑733響應于電源控制信號Vsigp和靜音控制 信號Vmute的組合而運行。
第二路徑734包括串聯(lián)的第七MOS晶體管744，第八電阻745，第九電阻746和第十 電阻747。第八電阻745和第九電阻746之間的第三公共節(jié)點748耦接到第一比較器716 的第一輸入節(jié)點717以提供第一參考信號VMfl。第九電阻746和第十電阻747之間的第四 公共節(jié)點749耦接至第二比較器726的第二輸入節(jié)點728以提供第二參考信號VMf2。第七 MOS晶體管744的柵配置成經(jīng)由第三反相器750接收電源控制信號Vsigp。
從上述，該電路可以響應于電源控制信號Vsigp和靜音控制信號Vmute運行于不同的 模式。以下描述圖7的電路的運行過程。
當電源控制信號Vsigp和靜音控制信號Vmute處于第一態(tài)時,例如，電源控制信號Vsigp 為“0”，靜音控制信號Vmute為“0”，該電路運行于關斷模式。
在關斷模式，第八MOS晶體管735和第六MOS晶體管742關斷，其使得第一路徑 733和第二路徑734打開。因此，第一公共節(jié)點739、第四公共節(jié)點749被耦接到參考電位 線708，從而計時信號Vtim和第二參考信號VMf2為“O”。因此，第二比較器726的輸出節(jié)點 729的電壓為“0”，因此與門730的第一控制信號Vsigl為“1”，其使得第一 MOS晶體管709、 第二 MOS晶體管710和第三MOS晶體管751導通。以此方式，當由正電源+Vsupply的波動導 致的圖2所示的差動電流產(chǎn)生時，第一 MOS晶體管709和第二 MOS晶體管710提供使得該 差動電流從輸出節(jié)點704被吸收至參考電位線708的路徑。此外，因為第三MOS晶體管751 導通，第一運放701的第一輸入節(jié)點703和第二輸入節(jié)點704被耦接在一起，從而第一運放 701被阻止放大輸入節(jié)點703和704的任何噪聲。結果是，該電路具有相比于圖1的電路 10的較好的噪聲抑制特性。
當電源控制信號Vsigp處于第二態(tài),靜音控制信號Vmute處于第一態(tài)時,例如，電源控 制信號Vsigp為“1”，靜音控制信號Vmute為“0”，電路運行于靜音模式。
在靜音模式，第八MOS晶體管735關斷，其使得第一路徑733打開。第六MOS晶體 管742導通，其使得第二路徑734閉合。因此，第一公共節(jié)點739仍耦接至參考電位線708， 第四公共節(jié)點749耦接在正電源+Vsupply和參考電位線708之間，從而計時信號Vtim低于第 一參考信號VMfl和第二參考信號vraf2。因此，第一偏置電流Ibiasl低于第二偏置電流IbiaS2。 結果是，第一運放701傾向于關斷，第二運放712傾向于導通。也就是說，第二運放712對 輸出節(jié)點704的影響更大，從而輸出節(jié)點704的電壓被拉低到地。因此揚聲器752被靜音。 此外，當計時信號Vtim低于第二參考信號VMf2時，第二比較器726的輸出節(jié)點729為“0”，并 且與門730的輸出節(jié)點的第一控制信號Vsigl為“1”，其使得第一 MOS晶體管709、第二 MOS 晶體管710和第三MOS晶體管751導通。
當電源控制信號Vsigp和靜音控制信號Vmute都處于第二態(tài)時，例如，電源控制信號 Vsigp為“I”，靜音控制信號為“1”，電路運行于非靜音模式。
在非靜音模式，第八MOS晶體管735和第七MOS晶體管744導通，其使得第一路徑 733和第二路徑734閉合。因此，第二耦接在第一公共節(jié)點739和參考電位線708之間的第 二電容740被充電，從而第一公共節(jié)點739的計時信號Vtim逐漸增加。如本領域技術人員 理解的，當柵壓，即計時信號Vtim，增加時，第四MOS晶體管723的跨導變大。以此方式，第一 偏置電流Ibiasl逐漸增加，而第二偏置電流Ibias2逐漸降低。結果是，第一運放701傾向于導 通，第二運放712傾向于關斷。換言之，當計時信號Vtim逐漸增加時，第一運放701對輸出 節(jié)點704的電壓有更大影響，并且揚聲器752逐漸不再靜音，從而當放大器從靜音模式轉換 到非靜音模式時，噪音被消除或者至少部分地減輕。
應當理解，第二電容740的充電可以通過調節(jié)電阻736、737和738的阻值而設定。 在該實施例中，閾值電壓被預設為大于第一參考信號VMfl。此外，一旦靜音控制信號Vmut/變 為“1”，第一控制信號保持為“0”，其使得第一 MOS晶體管709、第二 MOS晶體管710和第三 MOS晶體管751保持關斷。
圖8和9示出了圖7的電路的示例性的運行。
如圖8所示，電路響應于靜音控制信號Vmute從靜音模式轉換到非靜音模式。具體地，在第一時刻Tl，靜音控制信號Vmute從“0”變?yōu)椤?”，其使得第二電容逐漸被充電。因此， 第二電容上的計時信號Vtim逐漸增加。在第二時刻T2，計時信號Vtim超過第二參考信號VMf2， 從而在第二比較器的輸出節(jié)點的電壓相應地改變。然而，由于計時信號Vtim仍低于第一參 考信號VMfl，第一比較器的輸出仍保持以提供低幅值的第一偏置電流Ibiasl。因此，第一運算 放大器仍然關斷，其輸出節(jié)點沒有放大信號。在第三時刻T3，計時信號Vtim超過第一參考信 號VMfl，從而用于偏置第一運放的第一偏置電流Ibiasl逐漸增加。以此方式，第一運放被逐 漸導通以生成放大信號，從而噪聲被消除或者至少部分地減輕。
如圖9所示，電路響應于靜音控制信號Vmute從非靜音模式運行至靜音模式。具體 地，在第四時刻T4之前，以類似于結合圖8描述的運行方式，該電路響應于靜音控制信號 Vmute從靜音模式切換到非靜音模式，因此其細節(jié)不再重述。在時刻T4，當靜音控制信號Vmute 從“I”切換到“0”，由于第二電容放電，計時信號Vtim開始逐漸降低。在時刻T5，計時信號 Vtiffl降低到低于第一參考信號VMfl，其使得第一偏置電流逐漸降低。因此第一運放逐漸關 斷，使得噪聲被消除或者至少減輕。
在本公開中，為示范目的，電路實施例的運作參照方法實施例描述。然而，應該理 解本公開中電路的運作和方法的實現(xiàn)互相獨立。也就是說，所公開的電路實施例可以依照 其他方法運作，所公開的方法實施例可以通過其他電路實現(xiàn)。
本領域技術人員還將容易地理解的是，材料和方法可以變化，同時仍然處于本發(fā) 明的范圍之內。還應理解的是，除了用來示出實施方式的具體上下文之外，本發(fā)明提供了多 種可應用的創(chuàng)造性構思。因此，所附權利要求意在將這些過程、機器、制品、組合物、裝置、方 法或者步驟包括在其范圍之內。
權利要求
1.一種電路,包括 第一電路模塊，其具有第一輸入節(jié)點、第二輸入節(jié)點和輸出節(jié)點，其中所述第一電路模塊配置成在所述第一輸入節(jié)點接收輸入信號并且在所述輸出節(jié)點生成放大信號；以及 第二電路模塊，其耦接于參考電位線和所述輸出節(jié)點之間，配置成響應于第一控制信號從所述輸出節(jié)點吸收電流。
2.根據(jù)權利要求1所述的電路，其特征在于，所述第二電路模塊包括第一導電類型的第一 MOS晶體管，所述第一 MOS晶體管的柵極配置成接收所述第一控制信號，所述第一 MOS晶體管的體二極管反向耦接于所述輸出節(jié)點和所述參考電位線之間。
3.根據(jù)權利要求2所述的電路，其特征在于，所述第二電路模塊還包括第二導電類型的第二 MOS晶體管，其與所述第一 MOS晶體管串聯(lián)，所述第二 MOS晶體管的柵極配置成接收所述第一控制信號的反相信號，以及其中所述第二 MOS晶體管的體二極管與所述第一 MOS晶體管的所述體二極管對接。
4.根據(jù)權利要求1所述的電路，其特征在于，所述第一電路模塊還包括耦接于所述第一輸入節(jié)點和所述第二輸入節(jié)點之間的開關，以及其中所述開關配置成響應于第二控制信號而運行。
5.根據(jù)權利要求4所述的電路，其特征在于，所述第二控制信號與所述第一控制信號的邏輯態(tài)相同。
6.根據(jù)權利要求5所述的電路，其特征在于，所述開關包括第三MOS晶體管，所述第三MOS晶體管的體二極管反向耦接于所述第一輸入節(jié)點和所述第二輸入節(jié)點之間。
7.根據(jù)權利要求1至6中任一項所述的電路，其特征在于，還包括 控制器；以及 耦接器，其配置成響應于所述控制器的輸出而將所述第一電路模塊的所述輸出節(jié)點耦接至所述參考電位線。
8.根據(jù)權利要求7所述的電路，其特征在于，所述控制器配置成生成互補的第一偏置電流和第二偏置電流，以及其中，所述第一電路模塊包括第一放大器，所述第一放大器的輸入偏置電流是所述第一偏置電流的鏡像電流，所述耦接器包括第二放大器，所述第二放大器的輸入偏置電流是所述第二偏置電流的鏡像電流。
9.根據(jù)權利要求8所述的電路，其特征在于，所述控制器包括 電流源，其配置成提供恒定電流； 第四MOS晶體管，與所述電流源耦接，具有柵、源和漏，由可變電壓偏置以傳導所述第一偏置電流；以及 第五MOS晶體管，與所述電流源耦接，具有柵、源和漏，由固定電壓偏置以傳導所述第二偏置電流。
10.根據(jù)權利要求9所述的電路，其特征在于，所述可變電壓包括耦接于所述第四晶體管的柵和所述參考電位線之間的RC網(wǎng)絡的輸出。
11.一種放大電路,包括如權利要求1-10中任一項所述的電路。
全文摘要
本發(fā)明涉及一種電路和一種放大電路。該電路包括第一電路模塊，其具有第一輸入節(jié)點、第二輸入節(jié)點和輸出節(jié)點，其中所述第一電路模塊配置成在所述第一輸入節(jié)點接收輸入信號并且在所述輸出節(jié)點生成放大信號；以及第二電路模塊，其耦接于參考電位線和所述輸出節(jié)點之間，配置成響應于第一控制信號從所述輸出節(jié)點吸收電流。
文檔編號H03F3/45GK103001594SQ20111028106
公開日2013年3月27日 申請日期2011年9月16日 優(yōu)先權日2011年9月16日
發(fā)明者林鴻武 申請人:意法半導體研發(fā)(深圳)有限公司