本發(fā)明涉及一種組合邏輯的電路，特別是涉及一種四輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路。

背景技術：

現(xiàn)有技術實現(xiàn)該四輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路存在以下缺點和不足之處：

一，電路復雜、所需邏輯門數(shù)目較多

現(xiàn)有技術要實現(xiàn)邏輯Y＝～((A·B)+(C·D))，經(jīng)硬件描述語言Verilog代碼編輯，然后綜合后會是如圖2所示的分三級來實現(xiàn)，其調(diào)用了1個反相器和3個與非門。

二，信號傳輸延遲大

信號經(jīng)此三級門的傳輸，由于門本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太大，對于頻率高，對信號延遲大小很關心的電路將會是致命的。

三，所需電路成本高

由于現(xiàn)有電路使用了1個反相器(1PMOS+1NMOS共2個晶體管)和3個與非門(2PMOS+2NMOS共4個晶體管)，這總體是需要14個晶體管的，由于晶體管數(shù)目較多，導致其所占用的硅片面積較大。

技術實現(xiàn)要素：

本發(fā)明所要解決的技術問題是提供一種四輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路，其保證邏輯電路內(nèi)邏輯功能的同時削減電路中所使用的晶體管數(shù)目，取得了降低電路中的信號延遲及降低電路成本的效果。

本發(fā)明是通過下述技術方案來解決上述技術問題的：一種四輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、正極電源、負極電源，第一三極管的漏極和第二三極管的漏極均與正極電源相連，第一三極管的柵極與第五三極管的柵極相連，第二三極管的柵極與第七三極管的柵極相連，第一三極管的源極與第三三極管的漏極相連，第二三極管的源極與第四三極管的漏極相連，第三三極管的漏極與第四三極管的漏極相連，第三三極管的柵極與第六三極管的柵極相連，第四三極管的柵極與第八三極管的柵極相連，第三三極管的源極與第五三極管的漏極相連，第四三極管的源極與第六三極管的漏極相連，第五三極管的漏極與第六三極管的漏極相連，第五三極管的源極與第七三極管的漏極相連，第六三極管的漏極與第八三極管的漏極相連，第七三極管的源極和第八三極管的源極均與負極電源相連。

優(yōu)選地，所述第一三極管、第二三極管、第三三極管、第四三極管均為PMOS管，第五三極管、第六三極管、第七三極管、第八三極管均為NMOS管。

本發(fā)明的積極進步效果在于：本發(fā)明保證邏輯電路內(nèi)邏輯功能的同時削減電路中所使用的晶體管數(shù)目，取得了降低電路中的信號延遲及降低電路成本的效果。

附圖說明

圖1為本發(fā)明四輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路的電路圖。

圖2為現(xiàn)有技術電路的原理圖。

具體實施方式

下面結(jié)合附圖給出本發(fā)明較佳實施例，以詳細說明本發(fā)明的技術方案。

如圖1所示，本發(fā)明四輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、正極電源Vdd、負極電源Vss，第一三極管Q1的漏極和第二三極管Q2的漏極均與正極電源Vdd相連，第一三極管Q1的柵極與第五三極管Q5的柵極相連，第二三極管Q2的柵極與第七三極管Q7的柵極相連，第一三極管Q1的源極與第三三極管Q3的漏極相連，第二三極管Q2的源極與第四三極管Q4的漏極相連，第三三極管Q3的漏極與第四三極管Q4的漏極相連，第三三極管Q3的柵極與第六三極管Q6的柵極相連，第四三極管Q4的柵極與第八三極管Q8的柵極相連，第三三極管Q3的源極與第五三極管Q5的漏極相連，第四三極管Q4的源極與第六三極管Q6的漏極相連，第五三極管Q5的漏極與第六三極管Q6的漏極相連，第五三極管Q5的源極與第七三極管Q7的漏極相連，第六三極管Q6的漏極與第八三極管Q8的漏極相連，第七三極管Q7的源極和第八三極管Q8的源極均與負極電源Vss相連。

第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4均為PMOS管(P溝道的場效應晶體管)，第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8均為NMOS管(N溝道的場效應晶體管)。

本發(fā)明有關于CMOS集成電路領域，四輸入端與或非門的晶體管級實現(xiàn)方案的電路?，F(xiàn)有技術要實現(xiàn)邏輯Y＝～((A·B)+(C·D))，經(jīng)硬件描述語言Verilog代碼編輯，經(jīng)綜合后會是分三級來實現(xiàn)(如圖2所示)，其調(diào)用了1個反相器和3個與非門。本發(fā)明的電路邏輯為Y＝～((A·B)+(C·D))，與現(xiàn)有技術的邏輯功能一致。

本發(fā)明具有以下的創(chuàng)新點：一，本電路只用了8個晶體管，通過削減晶體管數(shù)目，簡化了電路復雜程度；二，通過削減晶體管數(shù)目，消滅電路前后邏輯門，降低電路中的信號延遲；三，通過削減電路中晶體管數(shù)目和邏輯門數(shù)量，實現(xiàn)同樣邏輯功能的所占用的硅片面積大幅減小，降低電路成本。

綜上所述，本發(fā)明保證邏輯電路內(nèi)邏輯功能的同時削減電路中所使用的晶體管數(shù)目，取得了降低電路中的信號延遲及降低電路成本的效果。

以上所述的具體實施例，對本發(fā)明的解決的技術問題、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。