專利名稱：邏輯輸入緩沖器電路及方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種數(shù)字邏輯電路，且特別是有邏輯輸入緩沖器及其相關(guān)電路。
數(shù)字邏輯電路可用于各種電子應(yīng)用，如微處理器、控制器、數(shù)字信號(hào)處理器、內(nèi)存裝置等等。數(shù)字邏輯路可分為三種類型(1)晶體管-晶體管邏輯(TTL)，(2)發(fā)射極-耦合邏輯(ECL)，(3)互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)。由于低消耗功率、大密度設(shè)計(jì)、噪聲免疫，CMOS邏輯電路較其它邏輯電路更具有優(yōu)勢(shì)。
以數(shù)字邏輯電路而言，各輸入信號(hào)通常供應(yīng)至邏輯電路的輸入邏輯緩沖器。

圖1A即是CMOS反向輸入緩沖器100的簡(jiǎn)化示意圖。輸入緩沖器100具有兩個(gè)串聯(lián)的輸入晶體管，P溝道晶體管112及N溝道晶體管114。輸入晶體管112、114為MOS加強(qiáng)模式裝置。P溝道晶體管112的源極耦合電源(VDD)，N溝道晶體管114的源極耦合電源VSS。兩晶體管的閘極彼此耦合以作為緩沖器100的輸入。兩晶體管的漏極則彼此耦合以作為緩沖器100的輸出。
設(shè)計(jì)輸入緩沖器100時(shí)的考慮包括(1)DC規(guī)格，(2)噪聲邊界(Margin)，(3)雜設(shè)免疫(Immunity)，(4)截面電流，(5)電路尺寸，(6)切換速度等等。數(shù)字邏輯電路的特征部分取決于DC規(guī)格。DC規(guī)格包括(1)邏輯高的輸入電壓臨界VIH，(2)邏輯低的輸入電壓臨界VIL，(3)邏輯高的輸出電壓VOH，(4)邏輯低的輸出電壓VOL。通常，高于電壓VIH的輸入信號(hào)會(huì)被視為邏輯高的輸入，而低于電壓VIL的輸入信號(hào)會(huì)被視為邏輯低的輸入。VIH及VIL為該邏輯電路改變狀態(tài)的輸入″工作″(Trip)點(diǎn)。高于VOH的輸出信號(hào)會(huì)被視為邏輯高的輸出，而低于VOL的輸出信號(hào)則會(huì)被視為邏輯低的輸出。
通常，設(shè)計(jì)者可改變晶體管的β值以調(diào)整電路特性，并影響上述條件。舉例來(lái)說(shuō)，電路設(shè)計(jì)者可選擇晶體管的β值(如P溝道晶體管112及N溝道晶體管114的β值)及晶體管β值的比例以得到想要的電路特性。β值則可控制晶體管尺寸以得到。因?yàn)榭刂频牡燃?jí)受限于上述條件，因此通常只能產(chǎn)生次佳的電路設(shè)計(jì)。
本發(fā)明的目的是提供一種邏輯輸入緩沖器電路及方法，這種輸入緩沖器具有一組輸入晶體管，其具有動(dòng)態(tài)調(diào)整的β值，因此可對(duì)晶體管操作特性進(jìn)行必要的控制。另外，β值的調(diào)整則可利用額外輸入晶體管的致能及失能以改變輸入晶體管的尺寸。
本發(fā)明的目的可以通過(guò)以下措施來(lái)達(dá)到一種邏輯輸入緩沖器，包括一P溝道輸入晶體管；一N溝道輸入晶體管，串聯(lián)該P(yáng)溝道輸入晶體管；一額外輸入晶體管，并聯(lián)該P(yáng)溝道輸入晶體管或該N溝道輸入晶體管；一控制晶體管，串聯(lián)該額外輸入晶體管；以及其中，該額外輸入晶體管在一輸入信號(hào)的上升或下降轉(zhuǎn)換前致能。
一種邏輯輸入緩沖器，包括一P溝道輸入晶體管；一N溝道輸入晶體管，串聯(lián)該P(yáng)溝道輸入晶體管；一額外P溝道輸入晶體管，并聯(lián)該P(yáng)溝道輸入晶體管；一額外N溝道輸入晶體管，并聯(lián)該N溝道輸入晶體管；一第一控制晶體管，串聯(lián)該額外P溝道輸入晶體管；一第二控制晶體管，串聯(lián)該額外N溝道輸入晶體管；以及其中，這些額外晶體管分別選擇性在一輸入信號(hào)的上升或下降轉(zhuǎn)換前致能。
一種邏輯輸入緩沖器，包括一第一輸入晶體管；一第二輸入晶體管，串聯(lián)該第一輸入晶體管；一第三輸入晶體管，并聯(lián)該第一輸入晶體管或該第二輸入晶體管；以及其中，該第三輸入晶體管在一輸入信號(hào)的上升或下降轉(zhuǎn)換前致能。
一種獨(dú)立控制邏輯輸入緩沖器的輸入工作點(diǎn)的方法，包括
以該輸入緩沖器接收一輸入信號(hào)；接收一控制信號(hào)；根據(jù)該控制信號(hào)以調(diào)整該輸入緩沖器內(nèi)一選定輸入晶體管的β值。
本發(fā)明相比現(xiàn)有技術(shù)具有如下優(yōu)點(diǎn)在一個(gè)實(shí)施例中，輸入緩沖器具有一對(duì)串聯(lián)的MOS輸入晶體管，P溝道晶體管及N溝道晶體管。額外P溝道輸入晶體管則串聯(lián)一控制晶體管，其組合并聯(lián)該P(yáng)溝道輸入晶體管。額外輸入晶體管在輸入信號(hào)的上升或下降轉(zhuǎn)換期間，乃是根據(jù)預(yù)定的操作特性而由控制晶體管選擇性地致能。額外輸入晶體管則提供后述優(yōu)點(diǎn)。
在另一個(gè)實(shí)施例中，輸入緩沖器具有一對(duì)MOS輸入晶體管，如前一實(shí)施例。額外N溝道輸入晶體管則串聯(lián)一控制晶體管，其組合并聯(lián)該N溝道輸入緩沖器。額外輸入晶體管則選擇性地致能以提供后述優(yōu)點(diǎn)。
在又一實(shí)施例中，輸入緩沖器具有一對(duì)MOS輸入晶體管，如第一實(shí)施例。兩個(gè)額外輸入晶體管，一個(gè)P溝道晶體管及一個(gè)N溝道晶體管，則提供。各額外輸入晶體管串聯(lián)一控制晶體管，其組合并聯(lián)于同型溝道的輸入晶體管。額外輸入晶體管則選擇性地致能以提供后述優(yōu)點(diǎn)。
在更一實(shí)施例中，設(shè)計(jì)者可應(yīng)用上述觀念，并提供″致能″晶體管以激活或停止該輸入緩沖器。
一控制電路是用以產(chǎn)生控制信號(hào)，其致能或失能該額外輸入晶體管。這個(gè)控制電路可設(shè)計(jì)以接受輸入至控制電路耦合的輸入緩沖器的輸入信號(hào)Vin，或，接受輸出自控制電路耦合的輸入緩沖器的輸出信號(hào)Vout。
該新穎的邏輯輸入緩沖器，其具有下列優(yōu)點(diǎn)(1)獨(dú)立DC輸入工作點(diǎn)(如VIL及VIH)，(2)在信號(hào)轉(zhuǎn)換時(shí)較小的截面電流，(3)較快的切換速度，(4)較短的傳遞延遲，(5)較佳的噪聲表現(xiàn)。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下圖1A是現(xiàn)有CMOS反向輸入緩沖器的簡(jiǎn)化示意圖1B是輸入緩沖器的DC規(guī)格及噪聲邊界的示意圖；圖2A是輸入緩沖器的一實(shí)施例的簡(jiǎn)化示意圖；圖2B是輸入緩沖器的DC規(guī)格及噪聲邊界的示意圖；圖3是輸入緩沖器的另一實(shí)施例的簡(jiǎn)化示意圖；圖4是輸入緩沖器的又一實(shí)施例的簡(jiǎn)化示意圖；圖5是輸入緩沖器的更一實(shí)施例的簡(jiǎn)化示意圖；圖6A-6B是控制電路的兩實(shí)施例的簡(jiǎn)化示意圖；以及圖6C是控制電路的操作時(shí)序圖。
實(shí)施例請(qǐng)參考圖2A，此為CMOS反向輸入緩沖器的一實(shí)施例的簡(jiǎn)化示意圖。輸入緩沖器200具有一對(duì)串聯(lián)的輸入晶體管212、214，分別連接電源電壓VDD、VSS。這種結(jié)構(gòu)類似于圖1A(雖然晶體管可以是不同尺寸)。不過(guò)，本實(shí)施例提供一額外P溝道輸入晶體管216，其閘極(G)及漏極(D)耦合P溝道晶體管212的閘極及源極。晶體管216的源極則耦合P溝道控制晶體管218的漏極，且控制晶體管218的源極和電源電壓VDD。
晶體管214執(zhí)行圖1A晶體管114的功能，晶體管212、216則執(zhí)行晶體管112的功能。不過(guò)，晶體管216會(huì)選擇性地經(jīng)過(guò)控制晶體管218的一控制信號(hào)Vctrl致能，藉以提供預(yù)定的電路特性?？刂菩盘?hào)Vctrl的產(chǎn)生說(shuō)明如下。
通常，晶體管的β值會(huì)決定其操作特性。β值有關(guān)于晶體管尺寸，當(dāng)晶體管尺寸愈大，則β值愈大。根據(jù)本發(fā)明，輸入晶體管的β值是動(dòng)態(tài)調(diào)整以達(dá)到預(yù)定的操作特性。
晶體管216在致能時(shí)與晶體管212平行操作，用以提供較大的組合P溝道晶體管尺寸，故β值較大且工作點(diǎn)VIH、VIL較低。當(dāng)晶體管216失能時(shí)，只有晶體管212動(dòng)作，故P溝道晶體管尺寸較小且工作點(diǎn)VIH、VIL較低。利用適當(dāng)?shù)卣{(diào)整P溝道晶體管212、216的尺寸，工作點(diǎn)VIH、VIL可以獨(dú)立設(shè)定以提供許多好處。
當(dāng)晶體管216失能時(shí)，P溝道晶體管212及N溝道晶體管214可提供工作點(diǎn)VIH1、VIL1。當(dāng)晶體管216致能時(shí)，P溝道晶體管212及N溝道晶體管214則提供工作點(diǎn)VIH2、VIL2。通常，VIH2會(huì)大于VIH1，且VIL2會(huì)大于VIL1。
在本發(fā)明的一個(gè)例子中，工作點(diǎn)VIL設(shè)定高于現(xiàn)有CMOS輸入緩沖器(如輸入緩沖器100)，當(dāng)給定VIH時(shí)。預(yù)定的VIH，或使用上述術(shù)語(yǔ)的VIH1，首先選擇P溝道晶體管212及N溝道晶體管214(忽略晶體管216)的適當(dāng)尺寸以設(shè)定。預(yù)定的VIL，或使用上述術(shù)語(yǔ)的VIL2，則利用選擇P溝道晶體管216的適當(dāng)尺寸，即P溝道晶體管212、216的整體尺寸以設(shè)定。
操作上，較高的VIL可在輸入由邏輯高至低(下降)轉(zhuǎn)換(VIHL)前致能晶體管216以達(dá)到，及在輸入由邏輯低至高(上升)轉(zhuǎn)換(VILH)前失能晶體管216以達(dá)到。這個(gè)例子示于圖2B。在下降轉(zhuǎn)換前，控制晶體管218會(huì)將控制信號(hào)Vctrl拉低以開(kāi)啟。晶體管216此時(shí)致能且與晶體管212平行操作，藉以提供較大的晶體管尺寸、并在下降轉(zhuǎn)換期間得到預(yù)定(較高的)的工作點(diǎn)VIL2。類似地，在上升轉(zhuǎn)換前，控制晶體管218會(huì)將控制信號(hào)Vctrl拉高以關(guān)閉。晶體管216此時(shí)失能且晶體管212提供較小的P溝道晶體管尺寸，藉以在上升轉(zhuǎn)換期間得到預(yù)定(較低的)的工作點(diǎn)VIH1。額外輸入晶體管216則在輸入轉(zhuǎn)換前致能或失能。
在圖2A中，P溝道晶體管216的源極耦合控制晶體管218。這種技術(shù)會(huì)較將控制晶體管218插入晶體管216漏極及緩沖器輸出Vout間有利。為改善高頻AC表現(xiàn)，″靜態(tài)″晶體管最好耦合電源電壓?？刂凭w管218在輸入晶體管216切換前切換且設(shè)置(即″靜態(tài)″)。
在輸入緩沖器100的一個(gè)設(shè)計(jì)中(圖1)，P溝道晶體管112的尺寸為12/2且N溝道晶體管114的尺寸為70/2。分子數(shù)字表示溝道寬度，字母數(shù)字表示溝道長(zhǎng)度(單位μm)。具有相同輸入工作點(diǎn)的輸入緩沖器200(圖2)，其P溝道晶體管212的尺寸為6/2，N溝道晶體管214的尺寸為35/2，P溝道晶體管216的尺寸則是6/2。維持大約相等的晶體管尺寸比例(12/70 v.s.6/35)，上升轉(zhuǎn)換VILH的工作點(diǎn)VIH大約相等。不過(guò)，下降轉(zhuǎn)換VIHL的工作點(diǎn)VIL則因晶體管尺寸比例由12/70增加至12/35而增加。
可動(dòng)態(tài)調(diào)整輸入晶體管的β值的能力有許多好處。
第一，VIH、VIL可設(shè)定以改善DC輸入規(guī)格的制造產(chǎn)量。請(qǐng)參考圖1B，現(xiàn)有輸入緩沖器100的工作點(diǎn)VIH、VIL通常聚在一起以較定最佳表現(xiàn)(產(chǎn)量)的VIH，其通常導(dǎo)致次佳的VIL。因此在VIH及VIL之間便有所取舍。本發(fā)明提供的可獨(dú)立設(shè)定工作點(diǎn)VIH、VIL可使VIH、VIL均設(shè)定在最佳電壓。更者，現(xiàn)有輸入緩沖器100的VIL通常不能高于VIH。這個(gè)限制亦為本發(fā)明所克服，亦即，VIL可以獨(dú)立設(shè)定且高于或等于VIH。
DC規(guī)格圖標(biāo)于圖1B，其中，輸入信號(hào)Vin以實(shí)線表示，輸出信號(hào)Vout以虛線表示。當(dāng)輸入信號(hào)Vin在上升轉(zhuǎn)換期間越過(guò)VIH時(shí)，輸出信號(hào)Vout會(huì)改變狀態(tài)至邏輯低。類似地，當(dāng)輸入信號(hào)Vin在下降轉(zhuǎn)換期間越過(guò)VIL時(shí)，輸出信號(hào)Vout會(huì)改變狀態(tài)至邏輯高。
輸入緩沖器的DC輸入規(guī)格(如工作點(diǎn)VIH及VIL)獨(dú)立于輸入晶體管的設(shè)計(jì)。晶體管設(shè)計(jì)亦必須考慮其它條件，如上升及下降時(shí)間、切換電流、操作速度等等。通常，電路設(shè)計(jì)者選擇P溝道及N溝道晶體管的β值及晶體管β值的比例，藉以得到最好的特性(如快速轉(zhuǎn)換，所需輸入工作點(diǎn)等等)。β值可控制晶體管尺寸以控制。特別是，β值正比于溝道寬度與溝道長(zhǎng)度的比值，β∝W/L，而β值的比值(βP/βN)則決定工作點(diǎn)。
現(xiàn)有，當(dāng)晶體管β值選定時(shí)，DC輸入規(guī)格便無(wú)法改變。晶體管β值通常部分選定以提供預(yù)定的工作點(diǎn)VIH。請(qǐng)參考圖1A的輸入緩沖器100，N溝道晶體管114的β值愈大，晶體管114的臨界電壓愈低且工作點(diǎn)VIH愈低。類似地，P溝道晶體管112的β值愈小，晶體管112的臨界電壓愈高且工作點(diǎn)VIH愈低。因?yàn)檩斎刖彌_器100的結(jié)構(gòu)，VIL亦以選定的晶體管β值固定。在大部分現(xiàn)有輸入緩沖器中，VIL低于VIH，如圖1B所示。晶體管β值可修正以調(diào)整VIL并改變VIH。無(wú)法獨(dú)立設(shè)定工作點(diǎn)VIH、VIL的缺點(diǎn)會(huì)導(dǎo)致次佳的設(shè)計(jì)，其可能會(huì)影響輸入緩沖器100的表現(xiàn)及產(chǎn)量。
第二，輸出上升時(shí)間較快，因?yàn)镻溝道晶體管212、216(12/2)是設(shè)計(jì)以拉引較現(xiàn)有具有P溝道尺寸12/2及N溝道尺寸35/2的輸入緩沖器為正比且較少的N溝道晶體管214(35/2)電流。VIL位準(zhǔn)并不會(huì)受到影響，因?yàn)镹溝道晶體管(尺寸35/2)是拉引P溝道晶體管212(尺寸6/2)的正比等量電流。不過(guò)，藉降低P溝道晶體管212相較于P溝道晶體管212、216整體的尺寸，可得到較快輸出上升時(shí)間及降低截面電流。舉例來(lái)說(shuō)，若晶體管212、216、214的尺寸為4/2、8/2、35/2，則輸出上升時(shí)間較快(12/2 v.s.35/2)于現(xiàn)有輸入緩沖器。
第三，輸入緩沖器200的傳遞延遲可設(shè)定輸出切換的工作點(diǎn)VIH、VIL以縮短。比較圖2B及圖1B，輸出信號(hào)Vout在VIH減少、VIL增加時(shí)較早切換。
第四、VIH及VIL可設(shè)定以提供預(yù)定的噪聲邊界。邏輯電路的噪聲邊界為邏輯高(或低)輸出電壓及邏輯高(或低)輸入電壓間的必要差值。邏輯高噪聲邊界VNH＝VOH-VIH，邏輯低噪聲邊界VNL＝VOL-VIL。噪聲邊界定義電路可承受而維持正確邏輯動(dòng)作的噪聲數(shù)量。以CMOS而言，VOH及VOL通常指定與電源電壓VDD、VSS相距數(shù)十分之一伏特。如此，噪聲邊界可直接獨(dú)立于工作點(diǎn)VIH、VIL。最好是，邏輯高的噪聲邊界應(yīng)該約等于邏輯低的噪聲邊界，使電路能夠承受距兩電源電壓相同的噪聲邊界數(shù)量。
以圖1A的輸入緩沖器100而言，噪聲邊界VNH及VNL是示于圖1B。輸入緩沖器200的噪聲邊界VNH及VNL則示于圖2B。值得注意的是，VIH及VIL的獨(dú)立設(shè)定可改善噪聲邊界，相較于圖1B的輸入緩沖器100。
第五、VIH及VIL可設(shè)定以改善噪聲免疫。邏輯電路的噪聲免疫是在輸入信號(hào)施加時(shí)，使輸出改變邏輯狀態(tài)的電壓。噪聲免疫是表示電路避免輸入噪聲轉(zhuǎn)移至轉(zhuǎn)出的能力。噪聲免疫是由工作點(diǎn)VIH及VIL決定。如圖2B所示，將VIL設(shè)定以接近中心電壓的能力可提供全額電壓約50％的噪聲免疫。
第六、截面電流可以在轉(zhuǎn)換期間降低，其可使輸入緩沖器200的切換噪聲較小。P溝道晶體管212及N溝道晶體管214具有互補(bǔ)特性(即P溝道及N溝道的輸出電流IDS對(duì)輸入電壓VGS轉(zhuǎn)換曲線互補(bǔ))，故任何時(shí)間只會(huì)導(dǎo)通一個(gè)晶體管。在轉(zhuǎn)換期間，兩晶體管可同時(shí)導(dǎo)通，當(dāng)輸入信號(hào)通過(guò)一轉(zhuǎn)換區(qū)。
截面電流是在兩晶體管同時(shí)開(kāi)啟的轉(zhuǎn)換區(qū)期間，通過(guò)P溝道及N溝道輸入晶體管的電流。以加強(qiáng)模式晶體管而言，若輸入電壓VGS大于晶體管的臨界電壓VTH，則晶體管會(huì)開(kāi)啟并如電流源一般地操作。若VDD-VSS大于P溝道及N溝道晶體管的臨界電壓，則兩晶體管會(huì)在部分轉(zhuǎn)換區(qū)期間同時(shí)導(dǎo)通。舉例來(lái)說(shuō)，若VDD＝5.0V，VSS＝0V，P溝道及N溝道晶體管的臨界電壓分別為-1.0V及1.0V，則兩個(gè)晶體管便會(huì)在輸入電壓介于1~4V時(shí)導(dǎo)通。通過(guò)兩晶體管的電流量取決于晶體管的尺寸。當(dāng)晶體管尺寸愈大，則通過(guò)電流亦愈高。
較少的切換噪聲可以降低輸入緩沖器200所屬電路的感應(yīng)錯(cuò)誤機(jī)率。截面電流的數(shù)量可調(diào)整晶體管尺寸以控制。通常，晶體管尺寸愈大，轉(zhuǎn)換時(shí)的切換電流亦愈大。利用在上升轉(zhuǎn)換VILH前失能P溝道晶體管216，則截面電流便可以降低。
圖3是CMOS反向輸入緩沖器300的另一實(shí)施例的簡(jiǎn)化示意圖。輸入緩沖器300具有一對(duì)串聯(lián)的輸入晶體管312、314，其分別連接電源電壓VSS、VDD。這個(gè)結(jié)構(gòu)類似于第1A及2A圖。不過(guò)，這個(gè)實(shí)施例提供額外N溝道輸入晶體管320，其閘極(G)及漏極(D)分別耦合晶體管314的閘極及漏極。晶體管320的源極則耦合N溝道控制晶體管322的漏極且控制晶體管322的源極是耦合電源電壓VSS。
晶體管312執(zhí)行如圖1A晶體管112的功能，晶體管314、320則執(zhí)行晶體管114的功能。不過(guò)，晶體管320會(huì)選擇性地經(jīng)過(guò)耦合控制晶體管322閘極的控制信號(hào)Vctrl致能，藉以提供預(yù)定的電路特性。
晶體管320，當(dāng)致能時(shí)，會(huì)與晶體管314平行操作，藉以提供較大的組合N溝道晶體管尺寸，導(dǎo)致較低的工作點(diǎn)VIH、VIL。當(dāng)晶體管320失能時(shí)，只有晶體管314動(dòng)作并提供較小的N溝道晶體管尺寸，因此會(huì)產(chǎn)生較高的工作點(diǎn)VIH、VIL。利用適當(dāng)?shù)卣{(diào)整N溝道晶體管314、320的尺寸，工作點(diǎn)VIH、VIL可以獨(dú)立設(shè)定以提供許多好處。
當(dāng)晶體管320失能時(shí)，P溝道晶體管312及N溝道晶體管314可提供工作點(diǎn)VIH1、VIL1。當(dāng)晶體管320致能時(shí)，P溝道晶體管312及N溝道晶體管314則提供工作點(diǎn)VIH2、VIL2。通常，VIH2會(huì)小于VIH1，且VIL2會(huì)小于VIL1。
為設(shè)定工作點(diǎn)VIL高于現(xiàn)有CMOS輸入緩沖器(如輸入緩沖器100)，當(dāng)給定VIH時(shí)，必須執(zhí)行下列步驟。預(yù)定的VIL，或使用上述術(shù)語(yǔ)的VIL1，首先選擇P溝道晶體管312及N溝道晶體管314(忽略晶體管320)的適當(dāng)尺寸以設(shè)定。預(yù)定的VIH，或使用上述術(shù)語(yǔ)的VIH2，則利用選擇N溝道晶體管320的適當(dāng)尺寸，即P溝道晶體管312及N溝道晶體管314、320的整體尺寸以設(shè)定。
操作上，較高的VIL可在輸入由邏輯高至低(下降)轉(zhuǎn)換(VIHL)前失能晶體管320以達(dá)到，及在輸入由邏輯低至高(上升)轉(zhuǎn)換(VILH)前致能晶體管320以達(dá)到。在上升轉(zhuǎn)換前，控制晶體管322會(huì)將控制信號(hào)Vctrl拉高以開(kāi)啟。晶體管320此時(shí)致能且與晶體管314平行操作以提供較大的N溝道晶體管尺寸、并在上升轉(zhuǎn)換期間得到預(yù)定(較低的)的工作點(diǎn)VIH2。類似地，在下降轉(zhuǎn)換前，控制晶體管322會(huì)將控制信號(hào)Vctrl拉低以關(guān)閉。晶體管320此時(shí)失能且提供較小的N溝道晶體管尺寸、并在下降轉(zhuǎn)換期間得到預(yù)定(較高的)的工作點(diǎn)VIL1。
圖4是CMOS反向輸入緩沖器400的又一實(shí)施例的簡(jiǎn)化示意圖。輸入緩沖器400具有兩個(gè)額外輸入晶體管416、422，其選擇性地致能以提供輸入緩沖器的設(shè)計(jì)彈性。兩個(gè)額外輸入晶體管更提供截面電流量的降低及(可能)較只使用一個(gè)額外輸入晶體管為快的切換時(shí)間。
輸入緩沖器400具有一對(duì)串聯(lián)的輸入晶體管412、414，其分別連接電源電壓VSS、VDD。這個(gè)結(jié)構(gòu)類似于圖1A。不過(guò)，這個(gè)實(shí)施例提供兩個(gè)額外輸入晶體管，P溝道晶體管416，其閘極(G)及漏極(D)分別耦合晶體管412的閘極及漏極，及N溝道晶體管420，其閘極(G)及漏極(D)分別耦合晶體管414的閘極及漏極。晶體管416的源極耦合P溝道控制晶體管418的漏極且N溝道控制晶體管422的源極是耦合電源電壓VSS?？刂凭w管418、422的閘極則耦合至控制信號(hào)Vctrl。
晶體管416、420是選擇性地經(jīng)過(guò)控制信號(hào)Vctrl致能以提供預(yù)定的電路特性。晶體管416，當(dāng)致能時(shí)，與晶體管412平行操作且提供較大的組合P溝道晶體管尺寸，導(dǎo)致較高的工作點(diǎn)VIH、VIL。晶體管420，當(dāng)致能時(shí)，與晶體管414平行操作且提供較大的組合N溝道晶體管尺寸，導(dǎo)致較低的工作點(diǎn)VIH、VIL。在任何時(shí)間，晶體管416、420只有一個(gè)會(huì)致能。
當(dāng)控制信號(hào)Vctrl為低時(shí)，控制晶體管418會(huì)開(kāi)啟并致能晶體管416，控制晶體管422則關(guān)閉并失能晶體管420。P溝道晶體管412、416的組合尺寸及N溝道晶體管414的尺寸提供高工作點(diǎn)VIH、VIL。另外，當(dāng)控制信號(hào)Vctrl為高時(shí)，控制晶體管418會(huì)關(guān)閉并失能晶體管416，控制晶體管422則開(kāi)啟并致能晶體管420。P溝道晶體管412的尺寸及N溝道晶體管414、420的組合尺寸提供低工作點(diǎn)VIH、VIL。
為設(shè)定工作點(diǎn)VIL高于輸入緩沖器，當(dāng)給定VIH時(shí)，晶體管416在輸入下降轉(zhuǎn)換VIHL前是致能且晶體管420是失能。相反地，為設(shè)定工作點(diǎn)VIH低于輸入緩沖器，當(dāng)給定VIL時(shí)，晶體管416在輸入上升轉(zhuǎn)換VILH前是失能且晶體管420是致能。
輸入緩沖器400亦可操作以提供較輸入緩沖器100為低的VIL及較高的VIH。這些DC輸入特性可能會(huì)需要，例如，在接口輸入緩沖器400及其它具有定義DC輸出規(guī)格的邏輯電路時(shí)。
輸入緩沖器400會(huì)在上升及下降轉(zhuǎn)換期間降低截面電流。在一種設(shè)計(jì)中，P溝道晶體管412、416的組合尺寸等于或小于圖1AP溝道晶體管112的等效尺寸。類似地，N溝道晶體管414、420的組合尺寸等于或小于圖1AN溝道晶體管114的等效尺寸。另外，晶體管尺寸可以縮減，因?yàn)镹溝道及P溝道晶體管各分成兩個(gè)晶體管。如上述，截面電流的數(shù)量有關(guān)于實(shí)際開(kāi)啟的P溝道晶體管及N溝道晶體管的尺寸。晶體管尺寸愈大，則β值及電流亦愈大。
以輸入緩沖器400而言，由于晶體管416、420在任何時(shí)間只有一個(gè)會(huì)開(kāi)啟，故截面電流便可由失能的晶體管降低。舉例來(lái)說(shuō)，在下降轉(zhuǎn)換前，晶體管416是失能且截面電流是受晶體管412限制，即使N溝道晶體管414、420為開(kāi)啟。類似地，在上升轉(zhuǎn)換前，晶體管420是失能且截面電流是受晶體管414限制，即使P溝道晶體管412、416為開(kāi)啟。由于晶體管412、414的尺寸小于對(duì)應(yīng)的晶體管112、114，輸入緩沖器400的截面電流會(huì)小于輸入緩沖器100，無(wú)論在上升或下降期間，并提供獨(dú)立設(shè)定工作點(diǎn)VIH、VIL的特性。舉例來(lái)說(shuō)，若晶體管412、416的尺寸各半于晶體管112，且晶體管414、422的尺寸各半于晶體管114，則截面電流便可以減半。截面電流的數(shù)量會(huì)與晶體管尺寸成線性關(guān)系，因?yàn)殡娏髡扔讦轮?，而β值則正比于晶體管尺寸(I∝β，β∝W/L)。輸入晶體管412、414、416、420的尺寸可以上述方法選擇。
以輸入緩沖器400而言，輸出上升時(shí)間可以更快，因?yàn)镻溝道晶體管412、416的尺寸是設(shè)計(jì)以拉引較現(xiàn)有輸入緩沖器為少的N溝道晶體管414電流。類似地，輸出下降時(shí)間可以更快，因?yàn)镹溝道晶體管414、420的尺寸是設(shè)計(jì)以拉引較現(xiàn)有輸入緩沖器為少的P溝道晶體管412電流。圖5是CMOS反向輸入緩沖器500的更一實(shí)施例的簡(jiǎn)化示意圖。輸入緩沖器500類似于圖4的輸入緩沖器400，其加入致能晶體管524及526。致能晶體管524串聯(lián)晶體管512、514，致能晶體管526并聯(lián)晶體管514。輸入緩沖器500亦包括兩個(gè)額外輸入晶體管516、520，其致能時(shí)與輸入緩沖器400以相同方法操作。
致能晶體管524為P溝道晶體管，用以致能及失能輸入緩沖器500。當(dāng)致能信號(hào)Venb為低時(shí)，晶體管524為開(kāi)啟且晶體管526為關(guān)閉。在這種情況下，輸入緩沖器500的操作方法與輸入緩沖器400相同。當(dāng)致能信號(hào)Venb為高時(shí)，晶體管524為關(guān)閉且晶體管526為開(kāi)啟。在這種情況下，沒(méi)有電流會(huì)通過(guò)晶體管512、514、516、520。輸出電壓Vout則會(huì)懸浮于高阻抗?fàn)顟B(tài)，除了晶體管526為開(kāi)啟且拉引輸出電壓Vout至低以外。
致能信號(hào)可確保沒(méi)有電流(或極少的漏電流)會(huì)流過(guò)輸入緩沖器500，當(dāng)失能時(shí)，即使輸入為懸浮或改變。這會(huì)降低待命期間的電流消耗量，并避免輸入信號(hào)經(jīng)輸入緩沖器500傳遞至輸出。致能信號(hào)Venb可耦合至芯片致能信號(hào)。
控制電路根據(jù)本發(fā)明，選定輸入晶體管是由特定輸入轉(zhuǎn)換所致能。選定輸入晶體管的致能并不需要十分精確或非常高切換速度。以CMOS電路而言，當(dāng)信號(hào)到達(dá)穩(wěn)定狀態(tài)的邏輯值時(shí)，P溝道晶體管或互補(bǔ)的N溝道晶體管會(huì)關(guān)閉。如此，便不會(huì)有電流在穩(wěn)定狀態(tài)下導(dǎo)通。
在本發(fā)明中，選定輸入晶體管是在晶體管的輸入轉(zhuǎn)換前致能。
圖6A是控制電路630的一實(shí)施例的簡(jiǎn)化示意圖，其用以產(chǎn)生控制信號(hào)Vctrl。輸入信號(hào)Vin，與施加于輸入緩沖器的信號(hào)相同，是供應(yīng)至反向器632及634。反向器632、634的輸出則分別供應(yīng)閂鎖636的R’、S輸入，且閂鎖636輸出控制信號(hào)Vctrl。
反向器632是設(shè)計(jì)以在輸入上升轉(zhuǎn)換VILH期間提供高控制工作點(diǎn)VIH。反向器634是設(shè)計(jì)以在輸入下降轉(zhuǎn)換VIHL期間提供低控制工作點(diǎn)VIL。反向器632、634可利用圖1A方式設(shè)計(jì)。反向器632、634的工作點(diǎn)VHI、VLO設(shè)利用P溝道及N溝道晶體管的尺寸設(shè)定，如上述。不過(guò)，反向器632、634可設(shè)計(jì)小于圖1A現(xiàn)有反向器的晶體管尺寸。愈小的晶體管尺寸可使截面電流愈小。因較小晶體管尺寸而導(dǎo)致的緩慢響應(yīng)則是控制電路所想要的。
當(dāng)輸入信號(hào)Vin在上升轉(zhuǎn)換期間超過(guò)VHI時(shí)，反向器632的輸出會(huì)轉(zhuǎn)換至低(反向器634已經(jīng)是低)。R輸入的邏輯低則重置閂鎖636，并使控制信號(hào)Vctrl為高。當(dāng)輸入信號(hào)Vin在下降轉(zhuǎn)換期間低過(guò)VLO時(shí)，反向器634的輸出會(huì)轉(zhuǎn)換至高(反向器632已經(jīng)是高)。S輸入的邏輯高則設(shè)定閂鎖636，并使控制信號(hào)Vctrl為低。如此，閂鎖636的輸出可自輸入信號(hào)Vin延遲并反向。
反向器632、634可確保控制信號(hào)不會(huì)在輸入信號(hào)轉(zhuǎn)換期間改變狀態(tài)，并產(chǎn)生輸入信號(hào)的振蕩及/或不穩(wěn)定。舉例來(lái)說(shuō)，輸入信號(hào)Vin的緩坡會(huì)使額外輸入晶體管改變狀態(tài)(致能或失能)，并改變工作點(diǎn)及狀態(tài)。最好是，工作點(diǎn)VHI設(shè)定大于施加控制信號(hào)Vctrl的輸入緩沖器的工作點(diǎn)VIH。類似地，工作點(diǎn)VLO設(shè)定小于輸入緩沖器的工作點(diǎn)VIL。這些條件可確保額外輸入晶體管不會(huì)在輸入信號(hào)轉(zhuǎn)換期間致能或失能。
控制電路630的操作與輸入緩沖器的組合操作可參考圖2A實(shí)施例。如上述，P溝道晶體管216在下降轉(zhuǎn)換VIHL前致能。另外，控制信號(hào)是延遲及反向輸入信號(hào)Vin以得到。如此，在輸入信號(hào)Vin由低轉(zhuǎn)換至高后，Vctrl為邏輯低且開(kāi)啟控制晶體管218。晶體管216此時(shí)致能且等待次一下降轉(zhuǎn)換VIHL。待輸入信號(hào)Vin由高轉(zhuǎn)換至低后，Vctrl為邏輯高且關(guān)閉控制晶體管218。晶體管216此時(shí)失能且等待次一上升轉(zhuǎn)換VILh。
如上述，額外輸入晶體管是在輸入信號(hào)轉(zhuǎn)換后隨即致能會(huì)失能。精確的時(shí)間并不需要。要注意的是，Vctrl與Vin的延遲必須小于輸入信號(hào)的脈寬，使額外輸入晶體管可在次一轉(zhuǎn)換時(shí)適當(dāng)?shù)刂履芑蚴堋?br> 圖6B是控制電路640的另一實(shí)施例的簡(jiǎn)化示意圖，用以產(chǎn)生控制信號(hào)Vctrl。輸出信號(hào)Vout，與施加于輸入緩沖器的信號(hào)相同，是供應(yīng)至緩沖器642的輸入。緩沖器642的輸出則是控制信號(hào)Vctrl。由于輸出信號(hào)Vout已根據(jù)輸入信號(hào)反向，故緩沖器642為非反向的。如控制電路630，控制電路640產(chǎn)生的控制信號(hào)Vctrl是延遲及反向輸入信號(hào)Vin以得到。
控制電路640使用輸入緩沖器的工作點(diǎn)VIH、VIL以產(chǎn)生控制信號(hào)Vctrl(經(jīng)過(guò)緩沖器輸出信號(hào)的使用)。如此，控制電路640可確保振蕩或不穩(wěn)定均不會(huì)發(fā)生。本發(fā)明的輸入緩沖器可用于任何數(shù)字邏輯電路，包括微處理器、控制器、數(shù)字信號(hào)處理器、內(nèi)存裝置等等。特別是，輸入緩沖器更適于內(nèi)存裝置，包括隨機(jī)存取內(nèi)存、只讀存儲(chǔ)器、可擦除且可編程只讀存儲(chǔ)器、可電性擦除且可編程只讀存儲(chǔ)器、閃存。
為明白起見(jiàn)，本發(fā)明以CMOS邏輯為例。不過(guò)，本發(fā)明的觀念，其動(dòng)態(tài)調(diào)整輸入晶體管的β值以提供預(yù)定的操作特性，亦可以用于其它邏輯電路，如TTL、ECL、GaAs等等。另外，申請(qǐng)專利范圍的晶體管是表示邏輯電路的主動(dòng)裝置，其包括雙極結(jié)型晶體管(BJT)、場(chǎng)效晶體管(FET)、鎵砷晶體管(GaAs)等等。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種邏輯輸入緩沖器，其特征是包括一P溝道輸入晶體管；一N溝道輸入晶體管，串聯(lián)該P(yáng)溝道輸入晶體管；一額外輸入晶體管，并聯(lián)該P(yáng)溝道輸入晶體管或該N溝道輸入晶體管；一控制晶體管，串聯(lián)該額外輸入晶體管；以及其中，該額外輸入晶體管在一輸入信號(hào)的上升或下降轉(zhuǎn)換前致能。
2.如權(quán)利要求1所述的邏輯輸入緩沖器，其特征是其中，該額外晶體管是一并聯(lián)該P(yáng)溝道輸入晶體管的P溝道晶體管。
3.如權(quán)利要求2所述的邏輯輸入緩沖器，其特征是其中，該額外輸入晶體管在該輸入信號(hào)的下降轉(zhuǎn)換前致能。
4.如權(quán)利要求2所述的邏輯輸入緩沖器，其特征是其中，該額外輸入晶體管耦合該緩沖器的一輸出。
5.如權(quán)利要求1所述的邏輯輸入緩沖器，其特征是其中，該額外晶體管是一并聯(lián)該N溝道輸入晶體管的N溝道晶體管。
6.如權(quán)利要求5所述的邏輯輸入緩沖器，其特征是其中，該額外輸入晶體管在該輸入信號(hào)的上升轉(zhuǎn)換前致能。
7.如權(quán)利要求1所述的邏輯輸入緩沖器，其特征是其中，該P(yáng)溝道輸入晶體管、該N溝道輸入晶體管、該額外輸入晶體管的晶體管尺寸是根據(jù)所需要的輸入工作點(diǎn)以選擇。
8.如權(quán)利要求2所述的邏輯輸入緩沖器，其特征是其中，一低輸入工作點(diǎn)VIL是調(diào)整至高于一高輸入工作點(diǎn)VIH。
9.如權(quán)利要求1所述的邏輯輸入緩沖器，其特征是其中，該P(yáng)溝道輸入晶體管、該N溝道輸入晶體管、該額外輸入晶體管的晶體管尺寸是根據(jù)該輸入信號(hào)在轉(zhuǎn)換時(shí)的特定截面電流量以選擇。
10.如權(quán)利要求1所述的邏輯輸入緩沖器，其特征是其中，該P(yáng)溝道輸入晶體管、該N溝道輸入晶體管、該額外輸入晶體管的晶體管尺寸是根據(jù)所需要的噪聲表現(xiàn)以選擇。
11.如權(quán)利要求1所述的邏輯輸入緩沖器，其特征是其中，該額外輸入晶體管的晶體管尺寸同于其并聯(lián)的輸入晶體管。
12.如權(quán)利要求1所述的邏輯輸入緩沖器，其特征是更包括一控制電路，耦合該控制晶體管。
13.如權(quán)利要求12所述的邏輯輸入緩沖器，其特征是其中，該控制電路更耦合該輸入信號(hào)。
14.如權(quán)利要求13所述的邏輯輸入緩沖器，其特征是其中，該控制電路包括一第一反向器，耦合該輸入信號(hào)；一第二反向器，耦合該輸入信號(hào)；一閂鎖，耦合該第一及第二反向器；以及其中，該閂鎖耦合該控制晶體管。
15.如權(quán)利要求12所述的邏輯輸入緩沖器，其特征是其中，該控制電路更耦合該緩沖器的一輸出。
16.如權(quán)利要求12所述的邏輯輸入緩沖器，其特征是其中，該控制電路包括一延遲組件。
17.如權(quán)利要求1所述的邏輯輸入緩沖器，其特征是更包括一第一致能晶體管，串聯(lián)這些輸入晶體管。
18.如權(quán)利要求17所述的邏輯輸入緩沖器，其特征是更包括一第二致能晶體管，串聯(lián)該N溝道輸入晶體管。
19.一種邏輯輸入緩沖器，其特征是包括一P溝道輸入晶體管；一N溝道輸入晶體管，串聯(lián)該P(yáng)溝道輸入晶體管；一額外P溝道輸入晶體管，并聯(lián)該P(yáng)溝道輸入晶體管；一額外N溝道輸入晶體管，并聯(lián)該N溝道輸入晶體管；一第一控制晶體管，串聯(lián)該額外P溝道輸入晶體管；一第二控制晶體管，串聯(lián)該額外N溝道輸入晶體管；以及其中，這些額外晶體管分別選擇性在一輸入信號(hào)的上升或下降轉(zhuǎn)換前致能。
20.如權(quán)利要求19所述的邏輯輸入緩沖器，其特征是其中，該額外P溝道晶體管在該輸入信號(hào)的下降轉(zhuǎn)換前致能。
21.如權(quán)利要求19所述的邏輯輸入緩沖器，其特征是其中，該額外N溝道晶體管在該輸入信號(hào)的上升轉(zhuǎn)換前致能。
22.如權(quán)利要求19所述的邏輯輸入緩沖器，其特征是更包括一控制電路，耦合該第一及第二控制晶體管。
23.一種邏輯輸入緩沖器，其特征是包括一第一輸入晶體管；一第二輸入晶體管，串聯(lián)該第一輸入晶體管；一第三輸入晶體管，并聯(lián)該第一輸入晶體管或該第二輸入晶體管；以及其中，該第三輸入晶體管在一輸入信號(hào)的上升或下降轉(zhuǎn)換前致能。
24.如權(quán)利要求23項(xiàng)所述的邏輯輸入緩沖器，其特征是更包括一控制晶體管，耦合該第三輸入晶體管。
25.一種獨(dú)立控制邏輯輸入緩沖器的輸入工作點(diǎn)的方法，其特征是包括以該輸入緩沖器接收一輸入信號(hào)；接收一控制信號(hào)；根據(jù)該控制信號(hào)以調(diào)整該輸入緩沖器內(nèi)一選定輸入晶體管的β值。
全文摘要
一種新穎的邏輯輸入緩沖器,其具有獨(dú)立的DC輸入工作點(diǎn)(如V
文檔編號(hào)H03K19/0185GK1377138SQ01110120
公開(kāi)日2002年10月30日 申請(qǐng)日期2001年3月27日 優(yōu)先權(quán)日2001年3月27日
發(fā)明者約翰亨利布 申請(qǐng)人:華邦電子股份有限公司