本發(fā)明涉及一種組合邏輯的電路，特別是涉及一種六輸入端組合邏輯電路的晶體管級實現方案的電路。

背景技術：

現有技術實現該六輸入端組合邏輯電路的晶體管級實現方案的電路存在以下缺點和不足之處：

一、電路復雜、所需邏輯門數目較多

現有技術要實現邏輯Y＝((A·B)+C+D+E+F)，經硬件描述語言Verilog代碼編譯，然后綜合后會是如圖2所示：其調用了1個反相器、1個3輸入端與非門、1個2輸入端與非門和2個2輸入端或非門。

二、信號傳輸延遲大

信號經此三級門的傳輸，由于門本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太大，對于頻率高，對信號延遲大小很關心的電路將會是致命的。

三、所需電路成本高

由于現有電路使用了1個反相器(1PMOS+1NMOS共2個晶體管)、1個3輸入端與非門(3PMOS+3NMOS共6個晶體管)、1個2輸入端與非門(2PMOS+2NMOS共4個晶體管)和2個2輸入端或非門(2PMOS+2NMOS共4個晶體管)，這總體是需要1*2+1*6+3*4＝20個晶體管的，由于晶體管數目較多，導致其所占用的硅片面積較大。

技術實現要素：

本發(fā)明所要解決的技術問題是提供一種六輸入端組合邏輯電路的晶體管級實現方案的電路，其削減晶體管數目，本方案只需要12個晶體管，這達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

本發(fā)明是通過下述技術方案來解決上述技術問題的：一種六輸入端組合邏輯電路的晶體管級實現方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管，第一三極管的漏極與第八三極管的漏極連接，第一三極管的柵極與第六三極管的柵極連接，第一三極管、第八三極管的源極與第二三極管的漏極連接，第二三極管的柵極與第九三極管的柵極連接，第二三極管的源極與第三三極管的漏極連接，第三三極管的柵極與第十三極管的柵極連接，第三三極管的源極與第四三極管的漏極連接，第四三極管的柵極與第十一三極管的柵極連接，第四三極管的源極與第五三極管的漏極連接，第五三極管的柵極與第十二三極管的柵極連接，第五三極管的源極與第六三極管、第九三極管、第十三極管、第十一三極管、第十二三極管的漏極都連接，第六三極管的源極與第七三極管的漏極連接，第七三極管的柵極與第八三極管的柵極連接，第七三極管、第九三極管、第十三極管、第十一三極管、第十二三極管的源極都接地。

優(yōu)選地，第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第八三極管都是PMOS管。

優(yōu)選地，第六三極管、第七三極管、第九三極管、第十三極管、第十一三極管、第十二三極管都是NMOS管。

本發(fā)明的積極進步效果在于：本發(fā)明削減晶體管數目，晶體管數目從20個被消減到12個，這達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

附圖說明

圖1為本發(fā)明六輸入端組合邏輯電路的晶體管級實現方案的電路的電路圖。

圖2為現有技術的原理圖。

具體實施方式

下面結合附圖給出本發(fā)明較佳實施例，以詳細說明本發(fā)明的技術方案。

如圖1所示，本發(fā)明六輸入端組合邏輯電路的晶體管級實現方案的電路包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12。

第一三極管Q1的漏極與第八三極管Q8的漏極連接，第一三極管Q1的柵極與第六三極管Q6的柵極連接，第一三極管Q1、第八三極管Q8的源極與第二三極管Q2的漏極連接，第二三極管Q2的柵極與第九三極管Q9的柵極連接，第二三極管Q2的源極與第三三極管Q3的漏極連接，第三三極管Q3的柵極與第十三極管Q10的柵極連接，第三三極管Q3的源極與第四三極管Q4的漏極連接，第四三極管Q4的柵極與第十一三極管Q11的柵極連接，第四三極管Q4的源極與第五三極管Q5的漏極連接，第五三極管Q5的柵極與第十二三極管Q12的柵極連接，第五三極管Q5的源極與第六三極管Q6、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12的漏極都連接，第六三極管Q6的源極與第七三極管Q7的漏極連接，第七三極管Q7的柵極與第八三極管Q8的柵極連接，第七三極管Q7、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12的源極都接地。

第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第八三極管Q8都是PMOS管，第六三極管Q6、第七三極管Q7、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12都是NMOS管。

本發(fā)明的工作原理如下：本發(fā)明可以把本實現方案做成標準單元(standard cell)，以方便以后使用時調用。

綜上所述，本發(fā)明削減晶體管數目，達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

以上所述的具體實施例，對本發(fā)明的解決的技術問題、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。