本發(fā)明涉及一種組合邏輯的電路，特別是涉及一種六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路。

背景技術(shù)：

現(xiàn)有技術(shù)實(shí)現(xiàn)該五輸入端組合邏輯的電路存在以下缺點(diǎn)和不足之處：

一，電路復(fù)雜、所需邏輯門數(shù)目較多

現(xiàn)有技術(shù)要實(shí)現(xiàn)邏輯Y＝～((A·B·C·D·(E+F))，經(jīng)硬件描述語言Verilog代碼編輯，然后綜合后會(huì)是如圖2所示：分三級(jí)來實(shí)現(xiàn)，其調(diào)用了1個(gè)反相器、1個(gè)3輸入端或非門、2個(gè)2輸入端與非門和1個(gè)2輸入端或非門。

二，信號(hào)傳輸延遲大

信號(hào)經(jīng)此三級(jí)門的傳輸，由于門本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太大，對于頻率高，對信號(hào)延遲大小很關(guān)心的電路將會(huì)是致命的。

三，所需電路成本高

由于現(xiàn)有電路使用了1個(gè)反相器(1PMOS+1NMOS共2個(gè)晶體管)、1個(gè)3輸入端或非門(3PMOS+3NMOS共6個(gè)晶體管)、2個(gè)2輸入端與非門(2PMOS+2NMOS共4個(gè)晶體管)和1個(gè)2輸入端或非門(2PMOS+2NMOS共4個(gè)晶體管)，這總體是需要20個(gè)晶體管的，由于晶體管數(shù)目較多，導(dǎo)致其所占用的硅片面積較大。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路，其能夠通過削減晶體管數(shù)目來實(shí)現(xiàn)，本方案只需要12個(gè)晶體管，這達(dá)到了降低晶體管數(shù)目的目的，最終實(shí)現(xiàn)了達(dá)到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

本發(fā)明是通過下述技術(shù)方案來解決上述技術(shù)問題的：一種六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管，第一三極管柵極與第七三極管柵極相連，第一三極管漏極與第二三極管漏極相連，第二三極管源極與第一三極管源極相連，第二三極管柵極與第八三極管柵極相連，第二三極管漏極與第三三極管漏極相連，第二三極管漏極與第三三極管漏極相連，第三三極管柵極與第九三極管柵極相連，第四三極管漏極與第三三極管漏極相連，第四三極管源極與第三三極管源極相連，第四三極管柵極與第十三極管柵極相連，第五三極管漏極與第四三極管漏極相連，第五三極管源極與第六三極管漏極相連，第五三極管柵極與第十一三極管柵極相連，第六三極管源極與第四三極管源極相連，第六三極管柵極與第十二三極管柵極相連，第七三極管漏件與第一三極管源極相連，第七三極管源極與第八三極管漏極相連，第八三極管源極與第九三極管漏極相連，第九三極管源極與第十三極管漏極相連，第十三極管源極與第十一三極管漏極相連，第十一三極管源極與第十二三極管源極相連，第十二三極管漏極與第十一三極管漏極相連，第十二三極管源極與一個(gè)接地端相連。

優(yōu)選地，所述第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管都為PMOS管，第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管都為NMOS管。

本發(fā)明的積極進(jìn)步效果在于：本發(fā)明能夠通過削減晶體管數(shù)目來實(shí)現(xiàn)，晶體管數(shù)目從20個(gè)被消減到12個(gè)，這達(dá)到了降低晶體管數(shù)目的目的，最終實(shí)現(xiàn)了達(dá)到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

附圖說明

圖1為本發(fā)明的電路圖。

圖2為現(xiàn)有技術(shù)的原理圖。

具體實(shí)施方式

下面結(jié)合附圖給出本發(fā)明較佳實(shí)施例，以詳細(xì)說明本發(fā)明的技術(shù)方案。

如圖1所示，本發(fā)明六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12，第一三極管Q1柵極與第七三極管Q7柵極相連，第一三極管Q1漏極與第二三極管Q2漏極相連，第二三極管Q2源極與第一三極管Q1源極相連，第二三極管Q2柵極與第八三極管Q8柵極相連，第二三極管Q2漏極與第三三極管Q3漏極相連，第二三極管Q2漏極與第三三極管Q3漏極相連，第三三極管Q3柵極與第九三極管Q9柵極相連，第四三極管Q4漏極與第三三極管Q3漏極相連，第四三極管Q4源極與第三三極管Q3源極相連，第四三極管Q4柵極與第十三極管Q10柵極相連，第五三極管Q5漏極與第四三極管Q4漏極相連，第五三極管Q5源極與第六三極管Q6漏極相連，第五三極管Q5柵極與第十一三極管Q11柵極相連，第六三極管Q6源極與第四三極管Q4源極相連，第六三極管Q6柵極與第十二三極管Q12柵極相連，第七三極管Q7漏件與第一三極管Q1源極相連，第七三極管Q7源極與第八三極管Q8漏極相連，第八三極管Q8源極與第九三極管Q9漏極相連，第九三極管Q9源極與第十三極管Q10漏極相連，第十三極管Q10源極與第十一三極管Q11漏極相連，第十一三極管Q11源極與第十二三極管Q12源極相連，第十二三極管Q12漏極與第十一三極管Q11漏極相連，第十二三極管Q12源極與一個(gè)接地端相連。

所述第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6都為PMOS管，第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12都為NMOS管。

本發(fā)明可做成標(biāo)準(zhǔn)單元(standard cell)，以方便以后使用時(shí)調(diào)用。

以上所述的具體實(shí)施例，對本發(fā)明的解決的技術(shù)問題、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。