專利名稱：帶組合邏輯通路的寄存器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路領(lǐng)域，尤其涉及帶組合邏輯通路的寄存器。
背景技術(shù)：
在目前的專用數(shù)字集成電路設(shè)計中，電路的實現(xiàn)是使用一系列的標準邏輯單元。這些單元根據(jù)功能通?？梢苑譃榻M合邏輯單元和時序邏輯單元。時序邏輯的狀態(tài)與之前時刻的輸入有夫，組合邏輯則無關(guān)。時序邏輯中最常見的単元就是寄存器，或者叫D-觸發(fā)器。在時鐘上升沿的作用下，寄存器的數(shù)據(jù)從輸入傳輸?shù)捷敵觯仙叵r，輸出的數(shù)據(jù)被保持。組合邏輯則沒有時鐘信號，輸出根據(jù)輸入的變化隨時響應(yīng)。這兩種邏輯的単元，通常是區(qū)別開的。兩種邏輯單元相互組合，實現(xiàn)大規(guī)模的同步時序電路。
發(fā)明內(nèi)容根據(jù)上述理論，本實用新型提供ー種可配置的帶組合邏輯通路的寄存器為達到上述目的，本實用新型采用的技術(shù)方案是帶組合邏輯通路的寄存器，其特征在于包括寄存器、多路選擇器、第一鎖存器、第二鎖存器、傳輸門、第一與門、第二與門、非門；多路選擇器的輸入端分別連接第二鎖存器輸出端、外部使能信號端ロ、外部數(shù)據(jù)信號端ロ ；第一鎖存器的輸出端通過傳輸門與第二鎖存器連接，第一鎖存器的輸入端連接第ニ與門的輸出端；所述第二與門的兩個輸入端分別連接外部使能信號端ロ、外部數(shù)據(jù)信號端ロ ；第一與門的兩個輸入端分別連接外部使能信號端ロ、時鐘信號端ロ ；第一與門的輸出端與非門輸入端連接；非門的輸入端與輸出端分別與傳輸門連接。本實用新型的技術(shù)優(yōu)勢在于組合邏輯和時序邏輯結(jié)合在一個單元中，使得在前饋使能信號FWD為I時，通過組合邏輯路徑直接輸出，時序部分成為ー個鎖存器失去作用，器件在邏輯上等效為ー個緩沖器；在FWD為0時，通過時序邏輯路徑，器件成為ー個寄存器。一個同時具備時序和組合邏輯功能的単元，將增加設(shè)計的靈活性，使得電路在流片完成以后，仍然可以通過硬件或者軟件的方式配置。根據(jù)不同時鐘頻率和應(yīng)用要求，調(diào)整該結(jié)構(gòu)為時序邏輯或者組合邏輯，可以重新定義數(shù)據(jù)通路的結(jié)構(gòu)和長度、流水線的結(jié)構(gòu)等
坐寸O
以下結(jié)合附圖和具體實施方式
對本實用新型做進ー步說明。

圖I為本實施例模塊示意圖。
具體實施方式
參考圖1，帶組合邏輯通路的寄存器，時鐘信號CK通過與FWD的第一與門Al后產(chǎn)生反相時鐘nclk，在經(jīng)過非門形成非反相時鐘clk，用于電路的主要部分。在電路的主要部分，外部數(shù)據(jù)信號I分成兩路，一路接第二與門A2;另一路接到多路選擇器(MUX)。第二與門的輸出端接到第一鎖存器latchl，然后接到傳輸門T和第二鎖存器latch2。在傳輸門的輸出端引出信號也接到MUX。當FWD為0吋，時鐘有效并輸出nclk和clk，外部數(shù)據(jù)信號I通過第二與門A2，MUX選通傳輸門T的連接。在時鐘的低電平，第一鎖存器Iatchl透明，信號進入傳輸門T的輸入；而第二鎖存器latch2鎖存,第二鎖存器latch2輸出端Z的值為上一次翻轉(zhuǎn)時保存在latch2中的值。在時鐘的高電平，第一鎖存器Iatchl鎖存，而第二鎖存器latch2透明，時鐘低電平時輸入的數(shù)據(jù)通過傳輸門T，穿過I第二鎖存器latch2和MUX。從而Z端的值在時鐘的上升沿更新，Z端為帶組合邏輯通路的寄存器的輸出端。當FWD為I時，第一與門Al，第二與門A2不被選通，MUX選通輸入I。從而單元的邏輯功能表現(xiàn)為ー個緩沖器，表現(xiàn)為組合邏輯，表達式為Z=I。FWD連接到第一與門Al和第二與門A2，作用是在FWD為I時，鎖存器和時鐘不翻轉(zhuǎn)，從而避免額外的功耗。外部數(shù)據(jù)信號對應(yīng)設(shè)置外部數(shù)據(jù)信號端ロ，外部使能信號對應(yīng)設(shè)置外部使能信號端ロ，時鐘信號外部對應(yīng)設(shè)置時鐘信號端ロ。
權(quán)利要求1.帶組合邏輯通路的寄存器，其特征在于包括多路選擇器、第一鎖存器、第二鎖存器、傳輸門、第一與門、第二與門、非門; 多路選擇器的輸入端分別連接第二鎖存器輸出端、外部使能信號端口、外部數(shù)據(jù)信號端口 ； 第一鎖存器的輸出端通過傳輸門與第二鎖存器連接，第一鎖存器的輸入端連接第二與門的輸出端；所述第二與門的兩個輸入端分別連接外部使能信號端口、外部數(shù)據(jù)信號端n ； 第一與門的兩個輸入端分別連接外部使能信號端口、時鐘信號端口 ；第一與門的輸出端與非門輸入端連接；非門的輸入端與輸出端分別與傳輸門連接。
專利摘要本實用新型涉及帶組合邏輯通路的寄存器，包括寄存器、多路選擇器、第一鎖存器、第二鎖存器、傳輸門、第一與門、第二與門、非門。通過上述數(shù)字電路器件形成一個同時具備時序和組合邏輯功能的單元，將增加設(shè)計的靈活性，使得電路在流片完成以后，仍然可以通過硬件或者軟件的方式配置。根據(jù)不同時鐘頻率和應(yīng)用要求，調(diào)整該結(jié)構(gòu)為時序邏輯或者組合邏輯，可以重新定義數(shù)據(jù)通路的結(jié)構(gòu)和長度、流水線的結(jié)構(gòu)等等。
文檔編號H03K19/173GK202513906SQ201220084409
公開日2012年10月31日 申請日期2012年3月8日 優(yōu)先權(quán)日2012年3月8日
發(fā)明者曹富強 申請人:無錫華大國奇科技有限公司