技術總結
本發(fā)明公開了一種六輸入端組合邏輯電路的晶體管級實現方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管等，第一三極管柵極與第七三極管柵極相連，第一三極管漏極與第二三極管漏極相連，第二三極管源極與第一三極管源極相連，第二三極管柵極與第八三極管柵極相連，第二三極管漏極與第三三極管漏極相連，第二三極管漏極與第三三極管漏極相連，第三三極管柵極與第九三極管柵極相連，第四三極管漏極與第三三極管漏極相連，第四三極管源極與第三三極管源極相連等。本發(fā)明能夠通過削減晶體管數目來實現，達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

技術研發(fā)人員：唐立偉;任軍
受保護的技術使用者：合肥恒爍半導體有限公司
文檔號碼：201611261902
技術研發(fā)日：2016.12.30
技術公布日：2017.05.17