本發(fā)明涉及一種組合邏輯的電路，特別是涉及一種六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路。

背景技術(shù)：

現(xiàn)有技術(shù)實(shí)現(xiàn)該六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路存在以下缺點(diǎn)和不足之處：

一，電路復(fù)雜、所需邏輯門數(shù)目較多

現(xiàn)有技術(shù)要實(shí)現(xiàn)邏輯Y＝～(A+B+C+D+E+F)，經(jīng)硬件描述語(yǔ)言Verilog代碼編輯，然后綜合后會(huì)是如圖2所示：分三級(jí)來實(shí)現(xiàn)，其調(diào)用了1個(gè)反相器、1個(gè)3輸入端與非門和3個(gè)2輸入端或非門。

二，信號(hào)傳輸延遲大

信號(hào)經(jīng)此三級(jí)門的傳輸，由于門本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太大，對(duì)于頻率高，對(duì)信號(hào)延遲大小很關(guān)心的電路將會(huì)是致命的。

三，所需電路成本高

由于現(xiàn)有電路使用了1個(gè)反相器(1PMOS+1NMOS共2個(gè)晶體管)、1個(gè)3輸入端與非門(3PMOS+3NMOS共6個(gè)晶體管)和3個(gè)2輸入端或非門(2PMOS+2NMOS共4個(gè)晶體管)，這總體是需要20晶體管的，由于晶體管數(shù)目較多，導(dǎo)致其所占用的硅片面積較大。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路，其通過削減晶體管數(shù)目，本方案只需要12個(gè)晶體管，這達(dá)到了降低晶體管數(shù)目的目的，最終實(shí)現(xiàn)了達(dá)到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

本發(fā)明是通過下述技術(shù)方案來解決上述技術(shù)問題的：一種六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路，其特征在于，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管，第十一三極管第十二三極管，第一三極管的柵極與第七三極管的柵極連接，第二三極管的柵極與第八三極管的柵極連接，第三三極管的柵極與第九三極管的柵極連接，第四三極管的柵極與第十三極管的柵極連接，第五三極管的柵極與第十一三極管的柵極連接，第六三極管的柵極與第十二三極管的柵極連接，第二三極管的源極與第三三極管的漏極連接，第三三極管的源極與第四三極管的漏極連接，第四三極管的源極與第五三極管的漏極連接，第五三極管的源極與第六三極管的漏極連接，第六三極管的源極與第七三極管的漏極、第八三極管的漏極、第九三極管的漏極、第十三極管的漏極、第十一三極管的漏極、第十二三極管的漏極連接，第七三極管的源極、第八三極管的源極、第九三極管的源極、第十三極管的源極、第十一三極管的源極、第十二三極管的源極都接地。

優(yōu)選地，所述第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管都是PMOS管，第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管都是NMOS管。

本發(fā)明的積極進(jìn)步效果在于：本發(fā)明削減晶體管數(shù)目，晶體管數(shù)目從20個(gè)被消減到12個(gè)，這達(dá)到了降低晶體管數(shù)目的目的，最終實(shí)現(xiàn)了達(dá)到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

附圖說明

圖1為本發(fā)明六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路的電路圖。

圖2為現(xiàn)有技術(shù)原理圖。

具體實(shí)施方式

下面結(jié)合附圖給出本發(fā)明較佳實(shí)施例，以詳細(xì)說明本發(fā)明的技術(shù)方案。

如圖1所示，本發(fā)明六輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10，第十一三極管Q11第十二三極管Q12，第一三極管Q1的柵極與第七三極管Q7的柵極連接，第二三極管Q2的柵極與第八三極管Q8的柵極連接，第三三極管Q3的柵極與第九三極管Q9的柵極連接，第四三極管Q4的柵極與第十三極管Q10的柵極連接，第五三極管Q5的柵極與第十一三極管Q11的柵極連接，第六三極管Q6的柵極與第十二三極管Q12的柵極連接，第二三極管Q2的源極與第三三極管Q3的漏極連接，第三三極管Q3的源極與第四三極管Q4的漏極連接，第四三極管Q4的源極與第五三極管Q5漏極連接，第五三極管Q5的源極與第六三極管Q6的漏極連接，第六三極管Q6的源極與第七三極管Q7的漏極、第八三極管Q8的漏極、第九三極管Q9的漏極、第十三極管Q10的漏極、第十一三極管Q11的漏極、第十二三極管Q12的漏極連接，第七三極管Q7的源極、第八三極管Q8的源極、第九三極管Q9的源極、第十三極管Q10的源極、第十一三極管Q11的源極、第十二三極管Q12的源極都接地。

第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6都是PMOS管，第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12都是NMOS管。

本發(fā)明削減晶體管數(shù)目，達(dá)到了降低晶體管數(shù)目的目的，晶體管數(shù)目從20個(gè)被消減到12個(gè)，這最終達(dá)到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

以上所述的具體實(shí)施例，對(duì)本發(fā)明的解決的技術(shù)問題、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。