側(cè)壁上。至于對應(yīng)于通道摻雜區(qū)12上方的多晶硅層20’側(cè)壁，也就是兩個(gè)多晶硅層20’的中間區(qū)域，則可選擇性地形成間隙壁24。一般來說，間隙壁24的形成步驟，包括全面性覆蓋一介電層(圖未示)于基底10、多晶硅層20’與電荷陷阱層17上。接著才利用一各向異性蝕刻，去除部分的介電層，并留下間隙壁24，此外，上述介電層不限于單層或是多層結(jié)構(gòu)，因此形成的間隙壁也可能是單層或是多層結(jié)構(gòu)。上述制作間隙壁的方法為本領(lǐng)域常見技術(shù)，在此不再贅述。
[0031]最后如圖8所示，在基底10中再次進(jìn)行離子摻雜步驟，以形成一源/漏極區(qū)域26于基底10中，源/漏極區(qū)域26應(yīng)與輕摻雜區(qū)域22有部分重疊，另外，全面性覆蓋一介電層28，例如為一氮化硅或氧化硅層。之后，在各源/漏極區(qū)域26以及各多晶硅層20’頂端，各形成有一接觸結(jié)構(gòu)30，接觸結(jié)構(gòu)30可能包含導(dǎo)電性良好的物質(zhì)，例如金屬與合金等材質(zhì)。至此完成本發(fā)明的半導(dǎo)體結(jié)構(gòu)制作流程。
[0032]本發(fā)明的半導(dǎo)體結(jié)構(gòu)，可參考圖8所示，包含有基底10，柵極介電層18位于基底10上，電荷陷阱層17則位于柵極介電層18上，以及至少兩多晶硅層20’，分別位于柵極介電層18上，且同時(shí)覆蓋部分電荷陷阱層17。此外，在基底10中還包含有通道摻雜區(qū)12，且位于電荷陷阱層17的下方。值得注意的是，本發(fā)明中，電荷陷阱層17的寬度優(yōu)選大于通道摻雜區(qū)12的寬度，因此在通道摻雜區(qū)12的左右兩側(cè)至電荷陷阱層17之間，存在有部分未被摻雜的基底10，例如為圖8上的A區(qū)域，如此一來可確保本發(fā)明的半導(dǎo)體裝置作為S0N0S存儲器使用時(shí)，當(dāng)通道未形成時(shí)，在通道摻雜區(qū)域12的兩側(cè)基底10部分區(qū)域，例如為A區(qū)域，將會(huì)是斷路狀態(tài)，因此被電荷陷阱層17所保留的電荷不容易流失。另外，本發(fā)明的電荷陷阱層17，并不限于單層結(jié)構(gòu)或是多層結(jié)構(gòu)，除了上述實(shí)施例所提及的為氮化硅之外，也可能包括氧化硅覆蓋于氮化硅上的堆疊結(jié)構(gòu)，或是其他介電層組合的多層結(jié)構(gòu)。另外，本發(fā)明的半導(dǎo)體結(jié)構(gòu)還可能包含有:多個(gè)間隙壁24，覆蓋于各多晶硅層20’旁；至少一源/漏極區(qū)域26與輕摻雜漏極22，分別位于多晶硅層20’的兩側(cè)基底10中；以及多個(gè)接觸結(jié)構(gòu)30，位于各源/漏極區(qū)域26上以及各多晶硅層20’上，分別接觸源/漏極區(qū)域26與多晶硅層20，。
[0033]值得注意的是，本發(fā)明的特征在于，柵極介電層18、電荷陷阱層17與多晶硅層20’三者之間的相對位置具有特定排列?？梢詤⒖紙D5與圖8所示，由源極至漏極的截面圖來看，兩個(gè)多晶硅層20’分別覆蓋部分的電荷陷阱層17，尤其是電荷陷阱層17的兩端邊界部分區(qū)域，而電荷陷阱層17的中央部分并未被多晶硅層20’覆蓋而曝露出來。此外，電荷陷阱層17是一個(gè)平坦結(jié)構(gòu)，位于柵極介電層18上，但其寬度較柵極介電層18小，因此電荷陷阱層17也僅能部分覆蓋柵極介電層18，而未被電荷陷阱層17所覆蓋的柵極介電層18則與多晶硅層20’直接接觸。此外，本發(fā)明的通道摻雜區(qū)12寬度較電荷陷阱層17的寬度來得小，且電荷陷阱層17位于相對通道摻雜區(qū)12位置的正上方。
[0034]本發(fā)明的半導(dǎo)體結(jié)構(gòu)，可應(yīng)用于S0N0S存儲器，其運(yùn)作原理與現(xiàn)有的S0N0S存儲器相同，但比起傳統(tǒng)的S0N0S結(jié)構(gòu)上制作較容易且良率較高，圖9繪示一現(xiàn)有的S0N0S存儲器結(jié)構(gòu)示意圖，如圖9所示，此S0N0S存儲器的制作過程中，先依序在基底上完成柵極介電層32與柵極結(jié)構(gòu)34之后，才以濕蝕刻等方式，移除位于柵極結(jié)構(gòu)34底下柵極介電層32的邊界部分，接著才在柵極結(jié)構(gòu)34的側(cè)壁以及兩側(cè)底下空間形成L形狀的電荷陷阱層36。然而一般來說，柵極介電層32厚度并不高(通常在100埃以下)，因此后續(xù)形成的電荷陷阱層36并不容易完整地填入柵極結(jié)構(gòu)34底下左右兩邊的空隙，造成制作工藝上的缺失，而本發(fā)明的半導(dǎo)體結(jié)構(gòu)，在制作步驟上，先形成電荷陷阱層17，才形成多晶硅層20’，因此并不會(huì)產(chǎn)生上述缺失。
[0035]綜上所述，本發(fā)明的特征在于，提出一種可應(yīng)用于S0N0S存儲器的新穎半導(dǎo)體結(jié)構(gòu)與其制作方法，本發(fā)明的半導(dǎo)體結(jié)構(gòu)的柵極介電層、多晶硅層與電荷陷阱層位置具有特定排列與結(jié)合，尤其是電荷陷阱層為一平坦結(jié)構(gòu)，并僅覆蓋部分的柵極介電層，由本發(fā)明制作方法所制作出的半導(dǎo)體結(jié)構(gòu)，具有制作工藝簡單且良率高的優(yōu)點(diǎn)。
[0036]以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體結(jié)構(gòu)，包含有: 基底； 柵極介電層，位于該基底上； 電荷陷阱層，位于該柵極介電層上；以及 至少兩多晶硅層，分別位于該柵極介電層上，且同時(shí)覆蓋部分該電荷陷阱層。2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中還包括一通道摻雜區(qū)域，位于該基底中，且位于該電荷陷講層下方。3.如權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中該通道摻雜區(qū)域的寬度比該電荷陷阱層的寬度更小。4.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該電荷陷阱層包含單層結(jié)構(gòu)或是多層結(jié)構(gòu)。5.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中還包括多個(gè)間隙壁，覆蓋于該多晶硅層旁。6.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中還包括至少一源/漏極區(qū)域，分別位于該多晶硅層的兩側(cè)該基底中。7.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中還包含至少多個(gè)接觸結(jié)構(gòu)，分別接觸該多晶硅層與該源/漏極區(qū)域。8.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該電荷陷阱層為一平坦結(jié)構(gòu)。9.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該電荷陷阱層的寬度比該柵極介電層的寬度小。10.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該電荷陷阱層有部分區(qū)域未被該多晶硅層曝露。11.一種半導(dǎo)體結(jié)構(gòu)的制作方法，至少包含以下步驟: 提供一基底； 形成一柵極介電層于該基底上； 形成一電荷陷阱層于該柵極介電層上；以及 形成至少兩多晶硅層，分別位于該柵極介電層上，且該兩多晶硅層同時(shí)覆蓋部分該電荷陷阱層。12.如權(quán)利要求11所述的方法，還包括形成一通道摻雜區(qū)域，位于該基底中，且位于該電荷陷阱層下方。13.如權(quán)利要求12所述的方法，其中該通道摻雜區(qū)域的寬度比該電荷陷阱層的寬度更小。14.如權(quán)利要求12所述的方法，其中該通道摻雜區(qū)域形成步驟在該柵極介電層形成之刖。15.如權(quán)利要求12所述的方法，其中該通道摻雜區(qū)域形成步驟在該多晶硅層形成之后。16.如權(quán)利要求11所述的方法，其中該電荷陷阱層包含單層結(jié)構(gòu)或是多層結(jié)構(gòu)。17.如權(quán)利要求11所述的方法，其中還包括形成多個(gè)間隙壁，覆蓋于該多晶硅層旁。18.如權(quán)利要求11所述的方法，其中還包括形成至少一源/漏極區(qū)域，分別位于該多晶硅層的兩側(cè)該基底中。19.如權(quán)利要求18所述的方法，至少包含形成多個(gè)接觸結(jié)構(gòu)，分別接觸該多晶硅層與該源/漏極區(qū)域。
【專利摘要】本發(fā)明公開一種半導(dǎo)體結(jié)構(gòu)與其制作方法，該半導(dǎo)體結(jié)構(gòu)包含有一基底，一柵極介電層，位于該基底上，一電荷陷阱層，位于該柵極介電層上，以及至少兩多晶硅層，分別位于該柵極介電層上，且同時(shí)覆蓋部分該電荷陷阱層。
【IPC分類】H01L29/423, H01L21/8247, H01L27/115, H01L21/28
【公開號】CN105280645
【申請?zhí)枴緾N201410344900
【發(fā)明人】任柏翰
【申請人】聯(lián)華電子股份有限公司
【公開日】2016年1月27日
【申請日】2014年7月18日
【公告號】US20160020334