半導(dǎo)體結(jié)構(gòu)與其制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其是涉及一種可應(yīng)用于硅-氧化物-氮化物-氧化物-硅(S0N0S)存儲(chǔ)器的半導(dǎo)體結(jié)構(gòu)與制作方法。
【背景技術(shù)】
[0002]在硅-氧化物-氮化物-氧化物-硅(S0N0S)存儲(chǔ)器進(jìn)行編程的時(shí)候，電荷會(huì)從一基底轉(zhuǎn)移至氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)結(jié)構(gòu)中的氮化石圭層。舉例來說，使用者會(huì)先施加一電壓到柵極和漏極并建立垂直電場(chǎng)(vertical electricfield))及橫向電場(chǎng)(lateral electric field),然后通過這些電場(chǎng)沿著通道來增加電子的運(yùn)行速度。當(dāng)電子沿著通道移動(dòng)時(shí)，一部分的電子會(huì)獲得足夠的能量并越過底部二氧化硅層的位能障壁而被陷阱(trap)在0N0結(jié)構(gòu)的氮化硅層中。由于接近漏極區(qū)的電場(chǎng)最強(qiáng)，因此電子通常會(huì)陷阱在靠近漏極的區(qū)域。反之，當(dāng)操作者將施加到源極與漏極區(qū)域的電位進(jìn)行反向時(shí)，電子則會(huì)沿著通道朝相反的方向前進(jìn)，并被注入到靠近源極區(qū)域的氮化硅層中。由于部分氮化硅層并不導(dǎo)電，這些引入到氮化硅層中的電荷傾向于維持在局部區(qū)域(localized)。因此，根據(jù)所施加的電壓，電荷可存儲(chǔ)在單一氮化硅層中的各不同區(qū)域中。
[0003]然而，以現(xiàn)今S0N0S存儲(chǔ)器架構(gòu)而言，由于制作工藝上的缺失，可能導(dǎo)致陷捕(trap)電荷以及保留(retain)電荷的效率上不夠完美,包括陷補(bǔ)電荷的位置(site)不夠多或是被陷補(bǔ)的電荷容易流失等缺點(diǎn)。因此如何改良現(xiàn)有S0N0S架構(gòu)來提升元件的整體效率與可靠度即為現(xiàn)今一重要課題。

【發(fā)明內(nèi)容】

[0004]為解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包含有一基底，一柵極介電層，位于該基底上，一電荷陷阱層，位于該柵極介電層上，以及至少兩多晶硅層，分別位于該柵極介電層上，且同時(shí)覆蓋部分該電荷陷阱層。
[0005]本發(fā)明另提供一種半導(dǎo)體結(jié)構(gòu)的制作方法，至少包含以下步驟:首先，提供一基底，形成一柵極介電層于該基底上，接著形成一電荷陷阱層于該柵極介電層上，以及形成至少兩多晶硅層，分別位于該柵極介電層上，且該兩多晶硅層同時(shí)覆蓋部分該電荷陷阱層。
[0006]本發(fā)明的特征在于，提出一種可應(yīng)用于S0N0S存儲(chǔ)器的新穎半導(dǎo)體結(jié)構(gòu)與其制作方法，本發(fā)明的半導(dǎo)體結(jié)構(gòu)的柵極介電層、多晶硅層與電荷陷阱層位置具有特定排列與結(jié)合，尤其是電荷陷阱層為一平坦結(jié)構(gòu)，并僅覆蓋部分的柵極介電層，由本發(fā)明制作方法所制作出的半導(dǎo)體結(jié)構(gòu)，具有制作工藝簡(jiǎn)單且良率高的優(yōu)點(diǎn)。
【附圖說明】
[0007]圖1?圖8為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制作流程示意圖；
[0008]圖9為一現(xiàn)有的S0N0S存儲(chǔ)器結(jié)構(gòu)示意圖。
[0009]主要元件符號(hào)說明
[0010]10基底
[0011]12通道摻雜區(qū)
[0012]14介電層
[0013]16介電層
[0014]17電荷陷阱層
[0015]18柵極介電層
[0016]20多晶硅層
[0017]20’多晶硅層
[0018]22輕摻雜漏極
[0019]24間隙壁
[0020]26源/漏極區(qū)域
[0021]28介電層
[0022]30接觸結(jié)構(gòu)
[0023]A區(qū)域
【具體實(shí)施方式】
[0024]為使熟悉本發(fā)明所屬技術(shù)領(lǐng)域的一般技術(shù)者能更進(jìn)一步了解本發(fā)明，下文特列舉本發(fā)明的優(yōu)選實(shí)施例，并配合所附的附圖，詳細(xì)說明本發(fā)明的構(gòu)成內(nèi)容及所欲達(dá)成的功效。
[0025]為了方便說明，本發(fā)明的各附圖僅為示意以更容易了解本發(fā)明，其詳細(xì)的比例可依照設(shè)計(jì)的需求進(jìn)行調(diào)整。在文中所描述對(duì)于圖形中相對(duì)元件的上下關(guān)系，在本領(lǐng)域的人都應(yīng)能理解其是指物件的相對(duì)位置而言，因此都可以翻轉(zhuǎn)而呈現(xiàn)相同的構(gòu)件，此都應(yīng)同屬本說明書所公開的范圍，在此容先敘明。
[0026]請(qǐng)參考圖1?圖8，圖1?圖8繪示本發(fā)明半導(dǎo)體結(jié)構(gòu)的制作流程示意圖。首先，如圖1所示，提供一基底10，基底10例如為塊硅基底、含硅基底、一三五族半導(dǎo)體覆硅基底(例如GaAs-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或娃覆絕緣(silicon-on-1nsulator, SOI)基底等半導(dǎo)體基底。基底10內(nèi)形成有一通道摻雜區(qū)12，通道摻雜區(qū)12可通過一離子摻雜制作工藝形成，其形成方法在此不另外贅述。接著分別形成多材料層于基底10上，例如一介電層14以及一介電層16，介電層14例如為一氧化硅層，而介電層16例如為一氮化硅層。接著如圖2所示，以一圖案化步驟，例如依序進(jìn)行曝光、顯影與蝕刻步驟，將部分的介電層14與部分的介電層16移除，圖案化步驟之后，留下圖案化的介電層14’與圖案化的介電層16’，其中圖案化的介電層16’又可視為一電荷陷阱層17，位于基底10中的通道摻雜區(qū)12上方。
[0027]如圖3所示，再次形成一介電層于基底10表面，介電層例如為一氧化硅層，上述介電層可通過一熱氧化步驟或是一沉積步驟形成，因此除了形成于基底10上以外，也可能形成于電荷陷阱層17上，此介電層與原先圖案化后的介電層14共同形成為一柵極介電層18。本實(shí)施例中，圖3所形成的介電層厚度可以與原先圖2所留下的介電層14厚度相同或是不同，一般來說，圖2所留下的介電層14厚度大約介于70?80埃左右，而圖3所形成的介電層則可能介于25?80埃左右，但兩者優(yōu)選材料相同，以本實(shí)施例來說，兩者材料都為氧化硅。另外，本實(shí)施例中，電荷陷阱層17的寬度大約介于0.3?0.6微米之間，當(dāng)然上述元件的厚度、寬度等參數(shù)可依照實(shí)施需求而調(diào)整，本發(fā)明并不以此為限。
[0028]如圖4?圖5所不，覆蓋一多晶娃層20于柵極介電層18與電荷陷講層17上，并且如圖5所示，進(jìn)行一圖案化步驟，將部分的多晶硅層20以及部分的柵極介電層18移除。值得注意的是，本實(shí)施例中至少形成兩個(gè)圖案化后的多晶硅層20’，兩個(gè)多晶硅層20’分別覆蓋部分的電荷陷阱層17，尤其是電荷陷阱層17的兩端邊界部分區(qū)域，而電荷陷阱層17的中央部分未被多晶娃層20’覆蓋而曝露出來。此外，電荷陷講層17則位于柵極介電層18上，但其寬度較柵極介電層18小，因此電荷陷阱層17也僅能部分覆蓋柵極介電層18，而未被電荷陷阱層17所覆蓋的柵極介電層18則與多晶硅層20’直接接觸。
[0029]如圖6所示，接著在柵極介電層18的兩側(cè)基底10中，分別通過一離子摻雜技術(shù)，形成一輕摻雜漏極(lightly doped drain, LDD)區(qū)域22,上述制作工藝屬于本領(lǐng)域常見技術(shù)，在此不另外贅述。另外值得注意的是，本實(shí)施例中，通道摻雜區(qū)12的形成時(shí)間點(diǎn)，是在介電層14形成之前(請(qǐng)參考圖1 )，但是本發(fā)明不限于此，在本發(fā)明的另一個(gè)實(shí)施例中，通道摻雜區(qū)12也可以在圖案化多晶硅層20之后才形成，可以與輕摻雜漏極22同時(shí)形成，或是不同時(shí)間形成，例如在多晶硅層20被圖案化之后，先在基底10之中形成通道摻雜區(qū)12，再形成輕摻雜漏極區(qū)域22，上述步驟流程也屬于本發(fā)明所涵蓋的范圍內(nèi)。
[0030]如圖7所示，在各多晶硅層20’旁分別形成一間隙壁24，間隙壁24至少會(huì)覆蓋于整個(gè)半導(dǎo)體結(jié)構(gòu)的外側(cè)，也就是對(duì)應(yīng)于輕摻雜漏極區(qū)域22上方的多晶硅層20’