所述第二多晶硅層106相對應(yīng)， 具體結(jié)構(gòu)如圖4d所示。其中，對所述第一多晶硅層101的有源區(qū)1014和所述第二多晶硅 層106進行離子摻雜處理時，所摻雜的離子為硼離子或磷離子。如果是制作PM0S型陣列基 板單元結(jié)構(gòu)，則所摻雜的離子為硼離子，如果是制作NM0S型陣列基板單元結(jié)構(gòu)，則所摻雜 的離子為磷離子，如果是制作CMOS型陣列基板單元結(jié)構(gòu)，則先進行摻雜硼離子再摻雜磷離 子。
[0039] 在摻雜離子之后，形成第一金屬層，圖形化所述第一金屬層，形成柵極103和第二 存儲電極107。還可以是先形成柵極103,然后進行對所述第一多晶硅層101的有源區(qū)1014 和所述第二多晶硅層106的離子摻雜，再形成第二存儲電極107。本發(fā)明實施例中，在制作 第一金屬層之前進行離子的摻雜，既可以避免溝道區(qū)1011受到污染，又能增加第一存儲電 極（即經(jīng)離子摻雜后的第二多晶硅層106)與第二存儲電極107之間的存儲電容。所述柵 極103和所述第二存儲電極107通常選取電阻較低的金屬，如Cr、W、Ti、Ta、Mo、Al、Cu中的 一種或兩種以上組合形成的合金。
[0040] 步驟S304,在所述第一多晶硅層101的源極區(qū)1012和漏極區(qū)1013上制作，源極 104和漏極105。
[0041] 具體的，如圖4e所示，首先在所述基板110上形成第二絕緣層108,在所述第一多 晶硅層101的源極區(qū)1012和漏極區(qū)1013對應(yīng)的柵極絕緣層102和第二絕緣層108上制作 貫穿所述柵極絕緣層102和所述第二絕緣層108的過孔，然后在所述第二絕緣層108上形 成第二金屬層，圖形化所述第二金屬層，形成源極104和漏極105,所述源極104和漏極105 分別通過過孔與所述源極區(qū)1012和所述漏極區(qū)1013相連通。所述第二金屬層通常選取電 阻較低的金屬，如Cr、W、Ti、Ta、Mo、Al、Cu中的一種或兩種以上組合形成的合金。
[0042] 上述實施例表明，通過上述制作方法制作的陣列基板單元結(jié)構(gòu)，可以在沒有額外 增加掩膜成本的基礎(chǔ)上，對所述存儲電容中的第二多晶硅層106進行摻雜，實現(xiàn)既不污染 溝道區(qū)1011、又能增加存儲電容的目的。
[0043] 進一步的，本發(fā)明實施例還提供了一種陣列基板，包括由上述陣列基板單元結(jié)構(gòu) 組成的陣列。所示陣列基板具有大容量的存儲電容。
[0044] 進一步的，本發(fā)明實施例還提供了一種顯示裝置，包括上述的陣列基板。
[0045] 綜上所述，本發(fā)明實施例中的陣列基板單元結(jié)構(gòu)的制作方法，可以在沒有額外增 加掩膜成本的基礎(chǔ)上，對所述存儲電容中的第二多晶硅層106進行摻雜，實現(xiàn)既不污染溝 道區(qū)1011、又能增加存儲電容的存儲能力的目的。
[0046] 盡管已描述了本發(fā)明的優(yōu)選實施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造 性概念，則可對這些實施例作出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包括優(yōu) 選實施例以及落入本發(fā)明范圍的所有變更和修改。
[0047] 顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1. 一種陣列基板單元結(jié)構(gòu)，包括薄膜晶體管和存儲電容，其特征在于： 所述薄膜晶體管至少包括：基板上依次形成的第一多晶硅層、柵極絕緣層的第一部分、 柵極，以及源極和漏極，所述第一多晶硅層上包括溝道區(qū)、源極區(qū)和漏極區(qū)，所述源極和漏 極分別與所述源極區(qū)和漏極區(qū)連接； 所述存儲電容至少包括：所述基板上依次形成的第一存儲電極，柵極絕緣層的第二部 分，以及位于所述柵極絕緣層第二部分上的第二存儲電極，所述第一存儲電極與所述第一 多晶娃層同層設(shè)置； 其中，所述柵極絕緣層的第一部分包括一凸起部分，所述凸起部分與所述溝道區(qū)對應(yīng)， 且所述柵極位于所述凸起部分上；所述柵極絕緣層的第二部分為覆蓋在所述第一存儲電極 上的柵極絕緣層的非凸起部分。
2. 如權(quán)利要求1所述的陣列基板單元結(jié)構(gòu)，其特征在于： 所述柵極絕緣層的凸起部分在所述基板上的投影寬度大于或等于所述溝道區(qū)在所述 基板上的投影寬度。
3. 如權(quán)利要求1所述的陣列基板單元結(jié)構(gòu)，其特征在于：所述柵極絕緣層的凸起部分 至少包括氮化硅層，所述柵極絕緣層的非凸起部分至少包括氧化硅層； 或者，所述柵極絕緣層的凸起部分至少包括氧化硅層，所述柵極絕緣層的非凸起部分 至少包括氮化硅層。
4. 如權(quán)利要求3所述的陣列基板單元結(jié)構(gòu)，其特征在于：所述氮化硅層的膜厚為200 至1000 A，所述氧化硅層的膜厚為400至丨200A。
5. 如權(quán)利要求1所述的陣列基板單元結(jié)構(gòu)，其特征在于：所述柵極絕緣層為氮化硅層 或氧化硅層。
6. 如權(quán)利要求1所述的陣列基板單元結(jié)構(gòu)，其特征在于：所述柵極絕緣層的凸起部分 的高度至少為200A。
7. 如權(quán)利要求1所述的陣列基板單元結(jié)構(gòu)，其特征在于：還包括所述基板上的緩沖層， 所述緩沖層用于承載所述第一多晶硅層和所述第一存儲電極。
8. 如權(quán)利要求7所述的陣列基板單元結(jié)構(gòu)，其特征在于：所述緩沖層由氮化硅層和/ 或氧化硅層組成。
9. 一種陣列基板單元結(jié)構(gòu)的制作方法，其特征在于，包括： 在基板上至少形成一層多晶硅層，對所述多晶硅層進行刻蝕，形成第一多晶硅層和第 二多晶硅層，在所述第一多晶硅層上還形成有溝道區(qū)和有源區(qū)； 在所述第一多晶硅層和所述第二多晶硅層上形成具有一凸起部分的柵極絕緣層，其 中，所述柵極絕緣層的凸起部分與所述溝道區(qū)對應(yīng)； 對所述第一多晶硅層的有源區(qū)和所述第二多晶硅層進行離子摻雜處理，以在第一多晶 硅層的有源區(qū)形成源極區(qū)和漏極區(qū)； 在與所述第二多晶硅層對應(yīng)的所述柵極絕緣層上形成第二存儲電極； 在所述第一多晶硅層的源極區(qū)和漏極區(qū)上制作源極和漏極。
10. 如權(quán)利要求9所述的制作方法，其特征在于：在所述第一多晶硅層和所述第二多晶 硅層上形成具有一凸起部分的柵極絕緣層之前，還包括： 對所述溝道區(qū)進行離子摻雜處理。
11. 如權(quán)利要求9所述的制作方法，其特征在于：所述柵極絕緣層的凸起部分與所述溝 道區(qū)對應(yīng)，包括： 所述柵極絕緣層的凸起部分在所述基板上的投影寬度大于或等于所述溝道區(qū)在所述 基板上的投影寬度。
12. 如權(quán)利要求9所述的制作方法，其特征在于：在所述第一多晶硅層和所述第二多晶 硅層上形成具有一凸起部分的柵極絕緣層，包括： 在所述第一多晶硅層和所述第二多晶硅層上沉積第一絕緣層，在所述第一絕緣層表面 與所述溝道區(qū)對應(yīng)的區(qū)域覆蓋光阻，刻蝕未被所述光阻覆蓋的部分第一絕緣層，形成包括 凸起部分和非凸起部分的柵極絕緣層。
13. 如權(quán)利要求12所述的制作方法，其特征在于： 所述柵極絕緣層的凸起部分至少包括氮化硅層，所述柵極絕緣層的非凸起部分至少包 括氧化硅層； 或者所述柵極絕緣層的凸起部分至少包括氧化硅層，所述柵極絕緣層的非凸起部分至 少包括氮化硅層。
14. 如權(quán)利要求12所述的制作方法，其特征在于：所述氮化硅層的厚度為200至 1000 A,所述氧化硅層的厚度為400至1200A。
15. 如權(quán)利要求12所述的制作方法，其特征在于： 所述柵極絕緣層為氮化硅層或氧化硅層。
16. 如權(quán)利要求12所述的制作方法，其特征在于， 所述柵極絕緣層的所述凸起部分的高度至少為200A。
17. 如權(quán)利要求9所述的制作方法，其特征在于： 對所述第一多晶硅層的有源區(qū)和所述第二多晶硅層進行離子摻雜處理時，所摻雜的離 子為硼離子或磷離子。
18. 如權(quán)利要求9所述的制作方法，其特征在于：所述在基板上形成第一多晶硅層和第 二多晶娃層之前，還包括： 在所述基板上形成緩沖層，所述緩沖層包括氮化硅層和/或氧化硅層。
19. 一種陣列基板，包括如權(quán)利要求1-8任一項所述的陣列基板單元結(jié)構(gòu)組成的陣列。
20. -種顯示裝置，其特征在于：包括如權(quán)利要求19所述的陣列基板。
【專利摘要】本發(fā)明公開了一種包括薄膜晶體管和存儲電容的陣列基板單元結(jié)構(gòu)及其制作方法，所述薄膜晶體管至少包括：基板上依次形成的第一多晶硅層、柵極絕緣層的第一部分、柵極，以及源極和漏極；所述存儲電容至少包括：所述基板上依次形成的第一存儲電極，柵極絕緣層的第二部分，以及位于所述柵極絕緣層的第二部分上的第二存儲電極，所述柵極絕緣層的第一部分與所述柵極絕緣層的第二部分具有一定的高度差。本發(fā)明可以在沒有額外增加掩膜成本的基礎(chǔ)上，對所述存儲電容中的第一存儲電極進行摻雜，實現(xiàn)既不污染溝道區(qū)，又能增加存儲電容的目的。
【IPC分類】H01L21-28, H01L27-12, H01L29-423, H01L21-02, H01L21-84, H01L21-336, H01L23-64, H01L29-786
【公開號】CN104538403
【申請?zhí)枴緾N201410844119
【發(fā)明人】彭濤
【申請人】廈門天馬微電子有限公司, 天馬微電子股份有限公司
【公開日】2015年4月22日
【申請日】2014年12月30日