陣列基板、顯示裝置及陣列基板的制備方法
【技術領域】
[0001]本發(fā)明涉及顯示領域，尤其涉及一種陣列基板及顯示裝置。
【背景技術】
[0002]液晶顯示裝置作為一種常見的顯示裝置，由于其具有低功耗、體積小、質量輕等特點，而備受用戶的青睞。采用垂直配向技術的薄膜晶體管液晶顯示裝置(Thin FilmTransistor Liquid Crystal Display, TFT-LCD)中，通常將像素劃分為主(Main)區(qū)域和次(Sub)區(qū)域，并使次區(qū)域的像素電壓低于主區(qū)域的像素電壓，以改善大視角色偏。通常情況下，設置主區(qū)域的薄膜晶體管和次區(qū)域的薄膜晶體管的陣列基板上還設置下拉電容，所述下拉電容和所述次區(qū)域的薄膜晶體管配合，分擔次區(qū)域的薄膜晶體管上的一部分電荷，以使次區(qū)域的像素電壓降低到適當的比例。所述下拉電容采用的是MII結構。所述MII結構的下拉電容的結構通常為金屬層、第一絕緣層(比如G-SiNx)、第二絕緣層(PA-SiNx)和透明導電層。由此可見，所述MII結構的下拉電容的最上層通常為透明導電層，比如氧化銦錫(Indium Tin Oxides, ITO)。次區(qū)域的薄膜晶體管的最上層也為透明導電層(可以為像素電極)，次區(qū)域的薄膜晶體管的最上層的透明導電層和MII結構的下拉電容的最上層的透明導電層位于同一層上，且彼此之間間隔較小。在陣列基板的制備過程中比如在蝕刻或者顯影的過程中，容易產生透明導電層的殘留，使得次區(qū)域的薄膜晶體管(Sub TFT)的最上層的透明導電層和MII結構的下拉電容的最上層的透明導電層之間發(fā)生短路，從而導致該下拉電容不能正常地拉低次區(qū)域的像素電壓，從而導致所述像素產生微亮點，進而影響顯示裝置的顯示品質。請參閱圖1和圖2，圖1為現有技術中次區(qū)域的薄膜晶體管最上層的透明導電層與下拉電容最上層的透明導電層之間發(fā)生短路的示意圖；圖2為現有技術中顯示裝置產生微亮點的示意圖。在圖1和圖2中，所述次區(qū)域的薄膜晶體管最上層的透明導電層與下拉電容最上層的透明導電層之間發(fā)生短路而產生微亮點在圖中以SP表示，下拉電容以C表不。

【發(fā)明內容】

[0003]本發(fā)明提供了一種陣列基板，所述陣列基板具有較高的顯示品質。
[0004]所述陣列基板包括:
[0005]基板，以及設置在所述基板同一表面上的薄膜晶體管及下拉電容，所述下拉電容鄰近所述薄膜晶體管設置；
[0006]所述薄膜晶體管包括:
[0007]依次層疊設置在所述基板的表面上的柵極、柵極絕緣層及溝道層；
[0008]源極和漏極，所述源極和所述漏極設置在所述溝道層上，且所述源極與所述漏極間隔設置；
[0009]鈍化層，層疊設置在所述源極、所述漏極及所述溝道層上，所述鈍化層上設置貫穿孔，所述貫穿孔對應所述漏極設置，像素電極通過所述貫穿孔與所述漏極相連；
[0010]所述下拉電容包括:
[0011]依次層疊設置在所述基板的表面上的第一導電層、第一隔離層、填充層、第二隔離層及第二導電層；所述填充層的厚度與所述第一隔離層的厚度之和大于所述漏極與所述溝道層的厚度之和，以使得所述第二導電層與所述像素電極位于不同的平面內。
[0012]其中，所述填充層的厚度大于所述源極的厚度且所述填充層的厚度大于所述漏極的厚度。
[0013]其中，所述填充層的厚度與所述第一隔離層的厚度之和大于所述漏極與所述溝道層的厚度之和0.3um?0.6um以使得所述第二導電層比所述像素電極高出0.3um?0.6um。
[0014]其中，所述填充層的材質為金屬或者合金。
[0015]一方面提供了一種顯示裝置，所述顯示裝置包括上述各個實施方式中任意一種實施方式的陣列基板。
[0016]一方面提供了一種陣列基板的制備方法，所述陣列基板的制備方法包括:
[0017]提供一基板；
[0018]在所述基板的表面設置第一金屬層，圖案化所述第一金屬層以形成柵極和第一導電層，所述柵極和所述第一導電層間隔設置；
[0019]在所述柵極上形成柵極絕緣層；
[0020]設置第一半導體層，圖案化所述第一半導體層，以形成設置在所述柵極絕緣層上的溝道層以及設置在所述第一導電層上的第一隔離層；
[0021]設置第二金屬層，圖案化所述第二金屬層，以形成設置在所述溝道層兩側的源極和漏極，以及設置在所述第一隔離層上的填充層；所述填充層與所述第一隔離層的厚度之和大于所述漏極與所述溝道層的厚度之和；
[0022]設置絕緣層，定義設置在所述源極、所述漏極及所述溝道層上的絕緣層為鈍化層，定義設置在所述填充層上的絕緣層為第二隔離層；
[0023]在所述第二隔離層上形成第二導電層；所述柵極、所述柵極絕緣層、所述溝道層、所述源極、所述漏極定義為薄膜晶體管；所述第一導電層、所述第一隔離層、所述填充層、所述第二隔離層及所述第二導電層定義為下拉電容；
[0024]在所述鈍化層上對應所述漏極形成貫穿孔，在所述鈍化層上對應所述貫穿孔設置像素電極。
[0025]其中，所述填充層與所述源極及所述漏極在同一制程中形成。
[0026]其中，所述第一導電層與所述柵極在同一制程中形成，所述第一隔離層與所述溝道層在同一制程中形成。
[0027]其中，所述第二隔離層與所述鈍化層在同一制程中形成。
[0028]其中，所述填充層的厚度大于所述源極的厚度且所述填充層的厚度大于所述漏極的厚度。
[0029]在本發(fā)明的陣列基板及顯示裝置中，通過在所述下拉電容中增加了填充層，以使得所述下拉電容的所述第二導電層與所述像素電極不在同一平面內，從而增加了所述第二導電層與所述像素電極之間的距離，因此，第二導電層與所述像素電極之間不容易發(fā)生短路，從而提升了所述顯示裝置的顯示品質。
【附圖說明】
[0030]為了更清楚地說明本發(fā)明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0031]圖1為現有技術中次區(qū)域的薄膜晶體管最上層的透明導電層與下拉電容最上層的透明導電層之間發(fā)生短路的示意圖。
[0032]圖2為現有技術中顯示裝置產生微亮點的示意圖。
[0033]圖3為本發(fā)明一較佳實施方式的陣列基板的剖面結構示意圖。
[0034]圖4為本發(fā)明一較佳實施方式的顯示裝置的剖面結構示意圖。
[0035]圖5為本發(fā)明一較佳實施方式的陣列基板的制備方法的流程圖。
【具體實施方式】
[0036]下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0037]請參閱圖3，圖3為本發(fā)明一較佳實施方式的陣列基板的剖面結構示意圖。所述陣列基板10包括基板110，以及層疊設置在所述基板110的同一側的薄膜晶體管100和下拉電容200，所述薄膜晶體管100可以為對應次像素區(qū)域的薄膜晶體管，所述下拉電容200鄰近所述薄膜晶體管100設置。所述薄膜晶體管100包括依次層疊設置在所述基板110的表面上的柵極120、柵極絕緣層130及溝道層140。所述薄膜晶體管100還包括源極150、漏極160和鈍化層170，所述源極150和所述漏極160設置在所述溝道層140上，且所述源極150和所述漏極160間隔設置。所述鈍化層170層疊設置在所述源極150、所述漏極160及所述溝道層140上，所述鈍化層170上設置貫穿孔171，所述貫穿孔171對應所述漏極160設置，像素電極300通過所述貫穿孔171與所述漏極160相連。所述下拉電容200包括依次層疊設置在所述基板110的表面上的第一導電層210、第一隔離層220、填充層230、第二隔離層240及第二導電層250。所述第二導電層250與所述像素電極300位于不同的平面內。換句話說，所述第二導電層250與所述像素電極300不位于同一平面內。
[0038]所述基板110包括相對設置的第一表面a和第二表面b，在本實施方式中，所述薄膜晶體管100及所述下拉電容200設置在所述基板110的所述第一表面a上。在其他實施方式中，所述薄膜晶體管100及所述下拉電容200設置在所述基板110的所述第二表面b上。所述基板110為透明的基板，在本實施方式中，所述基板110為玻璃基板?？梢岳斫獾?，在其他實施方式中，所述基板110也可以為塑料基板。
[0039]在一實施方式中，所述陣列基板100還包括緩沖層(圖未示)，所述緩沖層設置在基板110上，此時，所述薄膜晶體管100以及所述下拉電容200通過所述緩沖層設置在所述基板100的表面上。所述緩沖層用于緩沖在所述基板110上制作所述薄膜晶體管100以及所述下拉電容200的過程中受到的應力，以避免所述基板110的損壞或者破裂。所述緩沖層的材質選自氧化娃層，氮化娃層，氮氧化娃層及其組合的其中之一。
[0040]所述柵極120設置在所述基板110的第一表面a的中部，所述柵極120的材