本發(fā)明涉及一種半導體集成電路制造方法，特別是涉及一種超級結(jié)器件的制造方法。

背景技術：

功率器件耐壓的原理是將器件的漂移區(qū)(driftregion)低摻雜，使器件在高電壓時能產(chǎn)生大面積的耗盡區(qū)來達到耐壓的效果。因為垂直型器件具備較厚的漂移區(qū)，因此在高壓應用中，垂直型器件是較佳的選擇。

超級結(jié)(superjunction)器件同時結(jié)合了vdmos在開關時低損耗以及igbt在導通狀態(tài)低損耗的優(yōu)點，以優(yōu)異的性能得到了廣泛應用。

超級結(jié)器件中的超級結(jié)是由交替排列的p型柱和n型柱組成，通常采用在n型外延層如n型硅外延層中形成超級結(jié)溝槽，之后在超級結(jié)溝槽中填充p型外延層如p型硅外延層實現(xiàn)。

如圖1所示，是超級結(jié)器件的理想結(jié)構(gòu)示意圖；在n型半導體襯底101的表面形成有n型外延層102，在n型外延層102中形成有超級結(jié)溝槽，在超級結(jié)溝槽中填充有p型外延層103a，現(xiàn)有結(jié)構(gòu)中，p型外延層103a為采用外延工藝形成的單晶結(jié)構(gòu)；由填充于超級結(jié)溝槽中的p型外延層103a組成p型柱103a，圖1中僅顯示了一個p型柱103a，實際上，一個超級結(jié)結(jié)構(gòu)會包括多個間隔排列的p型柱103a，由p型柱103a之間的n型外延層102組成n型柱102。在p型柱103a的表面形成有p型體區(qū)104，在p型體區(qū)104的表面形成有平面柵結(jié)構(gòu)，平面柵結(jié)構(gòu)包括依次疊加的柵介質(zhì)層如柵氧化層105和多晶硅柵106；柵極結(jié)構(gòu)也能采用溝槽柵結(jié)構(gòu)，對溝槽柵結(jié)構(gòu)不再做詳細說明。多晶硅柵106還延伸到n型柱102的表面，在p型體區(qū)104的表面形成有由n+區(qū)組成的源區(qū)107，源區(qū)107和多晶硅柵106的一側(cè)自對準。對n型半導體襯底101減薄并重摻雜后形成漏區(qū)，在漏區(qū)的背面形成有由背面金屬層組成的漏極108。在正面形成有正面金屬層108，并由正面金屬層引出源極和柵極，柵極通過接觸孔和多晶硅柵06連接，源極通過接觸孔和源區(qū)107和p型體區(qū)104同時連接。

圖1所示的結(jié)構(gòu)為理想結(jié)構(gòu)，理想結(jié)構(gòu)主要是認為超級結(jié)溝槽是完全垂直的結(jié)構(gòu)，截面呈一個矩形結(jié)構(gòu)，這使得p型柱103a的各縱向位置處的寬度一致，從而使得p型柱103a和n型柱102之間在縱向的任何位置處都能實現(xiàn)很好的電荷平衡。

但是，實際上由于溝槽刻蝕工藝的限制，不可能得到側(cè)面完全垂直的超級結(jié)溝槽，超級結(jié)溝槽的側(cè)面是傾斜的，如圖2所示，是現(xiàn)有超級結(jié)器件的實際結(jié)構(gòu)示意圖；圖2所示結(jié)構(gòu)和圖1所示結(jié)構(gòu)的區(qū)別為超級結(jié)溝槽的截面呈上寬下窄的倒梯形，這使得圖2中所示的p型柱103b也為倒梯形結(jié)構(gòu)，現(xiàn)有結(jié)構(gòu)中，p型柱103b是采用p型外延工藝一次形成，故p型柱103b的各縱向位置處的摻雜濃度一致，但是由于底部的p型柱103b的寬度會變窄，故底部的p型柱103b的摻雜總量會小于頂部的p型柱103b的摻雜總量；同樣，n型柱102的各縱向位置處的摻雜總量也不同。由于p型柱103b和鄰接的n型柱102之間的電荷平衡是p型摻雜總量和n型摻雜總量的平衡，p型柱103b在各縱向位置的摻雜總量不同，會使p型柱103b和n型柱102之間不能實現(xiàn)很好的電荷匹配，所以不能實現(xiàn)耗盡區(qū)最大化，即不能實現(xiàn)最高擊穿電壓。

技術實現(xiàn)要素：

本發(fā)明所要解決的技術問題是提供一種超級結(jié)器件的制造方法，能提高p型柱和n型柱之間的電荷匹配度，從而提高器件的擊穿電壓。

為解決上述技術問題，本發(fā)明提供的超級結(jié)器件的制造方法包括如下步驟：

步驟一、提供一n型半導體外延層，采用光刻定義并進行刻蝕在所述n型半導體外延層中形成多個周期排列的超級結(jié)溝槽；由刻蝕工藝的限制，所述超級結(jié)溝槽的側(cè)面偏離于理想的垂直結(jié)構(gòu)而具有小于90度的傾角并使所述超級結(jié)溝槽的沿寬度方向上的截面結(jié)構(gòu)呈上寬下窄的倒梯形。

步驟二、對所述超級結(jié)溝槽進行填充形成p型柱，填充采用淀積多層非摻雜多晶硅實現(xiàn)。

各層所述非摻雜多晶硅形成于所述超級結(jié)溝槽的底部表面上、側(cè)面上以及延伸到所述超級結(jié)溝槽外的表面上，每一層所述非摻雜多晶硅淀積完成之后采用各向同性刻蝕工藝去除所述超級結(jié)溝槽側(cè)面上以及所述超級結(jié)溝槽外的表面上的所述非摻雜多晶硅，僅保留所述超級結(jié)溝槽底部表面上的所述非摻雜多晶硅。

之后對保留所述超級結(jié)溝槽底部表面上的所述非摻雜多晶硅進行p型離子注入使對應的所述非摻雜多晶硅轉(zhuǎn)換為p型摻雜多晶硅，且由下往上各層所述p型摻雜多晶硅對應的p型離子注入劑量逐步減少，由各層所述p型摻雜多晶硅組成所述p型柱；由各所述p型柱之間的所述n型半導體外延層組成n型柱，所述p型柱和所述n型柱交替排列組成超級結(jié)結(jié)構(gòu)。

步驟三、進行熱推進使各層所述p型摻雜多晶硅的p型雜質(zhì)進行擴散，利用多晶硅具有良好的雜質(zhì)擴散性使熱推進后所述p型柱體內(nèi)實現(xiàn)均勻的濃度梯度分布且濃度梯度分布為自下而上逐步降低，以此彌補倒梯形的所述p型柱的寬度自下而上逐步增加對所述p型柱的各位置的摻雜量的影響，使所述p型柱和所述n型柱在各縱向位置處的摻雜量匹配。

進一步的改進是，所述n型半導體外延層形成于n型半導體襯底表面。

進一步的改進是，所述n型半導體襯底為n型硅襯底，所述n型半導體外延層為n型硅外延層。

進一步的改進是，各層所述p型摻雜多晶硅對應的p型離子注入的工藝參數(shù)為：注入雜質(zhì)為硼，注入能量為50kev～500kev，注入劑量為1e12cm^-2～1e16cm^-2。

進一步的改進是，在步驟三之后還包括步驟：

步驟四、采用光刻定義以及p型離子注入工藝形成p型體區(qū)，所述p型體區(qū)位于所述p型柱的頂部表面并延伸到兩側(cè)的所述n型柱表面中。

步驟五、形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵氧化層和多晶硅柵，所述多晶硅柵覆蓋所述p型體區(qū)且被所述多晶硅覆蓋的所述p型體區(qū)表面用于形成溝道。

步驟六、進行n型重摻雜離子注入形成源區(qū)。

步驟七、形成正面金屬層并對所述正面金屬層進行圖形化引出源極和柵極。

步驟八、在所述n型半導體外延層的背面形成有n型重摻雜區(qū)組成的漏區(qū)。

步驟九、形成背面金屬層并由所述背面金屬層引出漏極。

進一步的改進是，步驟五中所述柵極結(jié)構(gòu)為平面柵結(jié)構(gòu)，所述柵氧化層和所述多晶硅柵疊加于所述p型體區(qū)表面并延伸到所述n型柱表面。

進一步的改進是，步驟五中所述柵極結(jié)構(gòu)為溝槽柵結(jié)構(gòu)，包括形成于所述n型柱頂部的柵極溝槽，所述柵氧化層形成于所述柵極溝槽的側(cè)面和底部表面，所述多晶硅柵填充于所述柵極溝槽中，所述多晶硅柵從側(cè)面覆蓋所述p型體區(qū)。

進一步的改進是，在步驟一的光刻工藝之前還包括在所述n型半導體外延層表面形成硬質(zhì)掩模層的步驟，光刻工藝定義出所述超級結(jié)溝槽的形成區(qū)域之后，首先通過刻蝕工藝將所述超級結(jié)溝槽的形成區(qū)域的所述硬質(zhì)掩模層去除，之后以所述硬質(zhì)掩模層為掩模對所述n型半導體外延層進行刻蝕形成所述超級結(jié)溝槽。

進一步的改進是，在步驟三完成所述熱推進之后去除所述硬質(zhì)掩模層。

進一步的改進是，所述硬質(zhì)掩模層為氧化膜或氮化膜。

進一步的改進是，步驟二中淀積的第一層所述非摻雜多晶硅的厚度為0.5μm～2μm；第二層以上的各層所述非摻雜多晶硅的厚度為1μm～4μm。

本發(fā)明在超級結(jié)溝槽刻蝕完成之后，結(jié)合刻蝕工藝對形成超級結(jié)溝槽的限制作用而使超級結(jié)構(gòu)溝槽的側(cè)面為傾斜結(jié)構(gòu)且截面呈倒梯形的特點，本發(fā)明對超級結(jié)構(gòu)溝槽填充工藝做了特別設計，本發(fā)明采用多次非摻雜多晶硅淀積、淀積之后的多晶硅刻蝕以及多晶硅刻蝕之后的p型離子注入來實現(xiàn)對超級結(jié)溝槽的填充，每次p型離子注入的注入劑量設定為從下往上各層多晶硅對應的注入劑量逐步遞減，并利用p型雜質(zhì)在多晶硅中容易熱推進擴散的特點，在熱推進后形成體內(nèi)具有均勻的自下而上逐步降低的濃度梯度分布的p型柱，這種縱向濃度逐漸變化的p型柱結(jié)合截面為倒梯形的結(jié)構(gòu)能夠?qū)崿F(xiàn)p型柱和n型柱在各縱向位置處的摻雜量匹配，所以能提高p型柱和n型柱之間的電荷匹配度，從而提高器件的擊穿電壓。

附圖說明

下面結(jié)合附圖和具體實施方式對本發(fā)明作進一步詳細的說明：

圖1是超級結(jié)器件的理想結(jié)構(gòu)示意圖；

圖2是現(xiàn)有超級結(jié)器件的實際結(jié)構(gòu)示意圖；

圖3是本發(fā)明實施例超級結(jié)器件的制造方法的流程圖；

圖4a-圖4h是本發(fā)明實施例方法中進行超級結(jié)溝槽填充時各分步驟中的器件結(jié)構(gòu)示意圖；

圖5a-圖5d是本發(fā)明實施例方法中超級結(jié)溝槽填充后各步驟中的器件結(jié)構(gòu)示意圖。

具體實施方式

如圖3所示，是本發(fā)明實施例超級結(jié)器件的制造方法的流程圖；圖4a至圖4e是本發(fā)明實施例方法中進行超級結(jié)溝槽填充時各分步驟中的器件結(jié)構(gòu)示意圖；圖5a至圖5d是本發(fā)明實施例方法中超級結(jié)溝槽填充后各步驟中的器件結(jié)構(gòu)示意圖，本發(fā)明實施例超級結(jié)器件的制造方法包括如下步驟：

步驟一、如圖4a所示，提供一n型半導體外延層102，采用光刻定義并進行刻蝕在所述n型半導體外延層102中形成多個周期排列的超級結(jié)溝槽；由刻蝕工藝的限制，所述超級結(jié)溝槽的側(cè)面偏離于理想的垂直結(jié)構(gòu)而具有小于90度的傾角并使所述超級結(jié)溝槽的沿寬度方向上的截面結(jié)構(gòu)呈上寬下窄的倒梯形。

所述n型半導體外延層102形成于n型半導體襯底101表面。本發(fā)明實施例中，所述n型半導體襯底101為n型硅襯底，所述n型半導體外延層102為n型硅外延層。

本發(fā)明實施例中，在步驟一的光刻工藝之前還包括在所述n型半導體外延層102表面形成硬質(zhì)掩模層201的步驟，光刻工藝定義出所述超級結(jié)溝槽的形成區(qū)域之后，首先通過刻蝕工藝將所述超級結(jié)溝槽的形成區(qū)域的所述硬質(zhì)掩模層201去除，之后以所述硬質(zhì)掩模層201為掩模對所述n型半導體外延層102進行刻蝕形成所述超級結(jié)溝槽。本發(fā)明實施例中，所述硬質(zhì)掩模層201為氧化膜201a和氮化硅嗎201b的疊層。在其它實施例中也能為：所述硬質(zhì)掩模層201為氧化膜。

步驟二、對所述超級結(jié)溝槽進行填充形成p型柱103b，填充采用淀積多層非摻雜多晶硅實現(xiàn)。

各層所述非摻雜多晶硅形成于所述超級結(jié)溝槽的底部表面上、側(cè)面上以及延伸到所述超級結(jié)溝槽外的表面上，每一層所述非摻雜多晶硅淀積完成之后采用各向同性刻蝕工藝去除所述超級結(jié)溝槽側(cè)面上以及所述超級結(jié)溝槽外的表面上的所述非摻雜多晶硅，僅保留所述超級結(jié)溝槽底部表面上的所述非摻雜多晶硅。

之后對保留所述超級結(jié)溝槽底部表面上的所述非摻雜多晶硅進行p型離子注入使對應的所述非摻雜多晶硅轉(zhuǎn)換為p型摻雜多晶硅，且由下往上各層所述p型摻雜多晶硅對應的p型離子注入劑量逐步減少，由各層所述p型摻雜多晶硅組成所述p型柱103b；由各所述p型柱103b之間的所述n型半導體外延層102組成n型柱，所述p型柱103b和所述n型柱交替排列組成超級結(jié)結(jié)構(gòu)。

現(xiàn)以圖4a至圖4h所示的3次多晶硅淀積及3次p型離子注入來說明本發(fā)明實施例的步驟二中對超級結(jié)溝槽的填充工藝：

如圖4a所示，先填充第一層非摻雜多晶硅1031；第一層非摻雜多晶硅1031形成于所述超級結(jié)溝槽的底部表面上、側(cè)面上以及延伸到所述超級結(jié)溝槽外的表面即氮化膜201b表面上。如圖4b所示，第一層非摻雜多晶硅1031淀積完成之后采用各向同性刻蝕工藝去除所述超級結(jié)溝槽側(cè)面上以及所述超級結(jié)溝槽外的表面上的所述第一層非摻雜多晶硅1031，僅保留所述超級結(jié)溝槽底部表面上的所述第一層非摻雜多晶硅1031。

如圖4b所示，之后進行p型離子注入202a，經(jīng)過p型離子注入202a之后的第一層非摻雜多晶硅1031轉(zhuǎn)換為第一層p型摻雜多晶硅1031。p型離子注入202a的工藝參數(shù)為注入雜質(zhì)為硼，注入能量為50kev～500kev，注入劑量為1e12cm^-2～1e16cm^-2。第一層所述非摻雜多晶硅1031的厚度為0.5μm～2μm。

如圖4c所示，填充第二層非摻雜多晶硅1032，第二層非摻雜多晶硅1032形成于所述超級結(jié)溝槽的底部表面即底部的第一層非摻雜多晶硅1031表面上、側(cè)面上以及延伸到所述超級結(jié)溝槽外的表面即氮化膜201b表面上。

如圖4d所示，第二層非摻雜多晶硅1032淀積完成之后采用各向同性刻蝕工藝去除所述超級結(jié)溝槽側(cè)面上以及所述超級結(jié)溝槽外的表面上的所述第二層非摻雜多晶硅1032，僅保留所述超級結(jié)溝槽底部表面上的所述第二層非摻雜多晶硅1032。

如圖4d所示，之后進行p型離子注入202b，經(jīng)過p型離子注入202b之后的第二層非摻雜多晶硅1032轉(zhuǎn)換為第二層p型摻雜多晶硅1032。在p型離子注入202b的注入劑量小于p型離子注入202a的條件下，p型離子注入202b的工藝參數(shù)為：注入雜質(zhì)為硼，注入能量為50kev～500kev，注入劑量為1e12cm^-2～1e16cm^-2。第二層非摻雜多晶硅1032的厚度為1μm～4μm。

如圖4e所示，填充第三層非摻雜多晶硅1033，第三層非摻雜多晶硅1033形成于所述超級結(jié)溝槽的底部表面即底部的第二層非摻雜多晶硅1032表面上、側(cè)面上以及延伸到所述超級結(jié)溝槽外的表面即氮化膜201b表面上。

如圖4f所示，第三層非摻雜多晶硅1033淀積完成之后采用各向同性刻蝕工藝去除所述超級結(jié)溝槽側(cè)面上以及所述超級結(jié)溝槽外的表面上的所述第三層非摻雜多晶硅1033，僅保留所述超級結(jié)溝槽底部表面上的所述第三層非摻雜多晶硅1033。

如圖4f所示，之后進行p型離子注入202c，經(jīng)過p型離子注入202c之后的第三層非摻雜多晶硅1033轉(zhuǎn)換為第三層p型摻雜多晶硅1033。在p型離子注入202c的注入劑量小于p型離子注入202b的條件下，p型離子注入202c的工藝參數(shù)為：注入雜質(zhì)為硼，注入能量為50kev～500kev，注入劑量為1e12cm^-2～1e16cm^-2。第三層非摻雜多晶硅1033的厚度為1μm～4μm。

如圖4g所示，之后去除所述硬質(zhì)掩模層201。

步驟三、進行熱推進使各層所述p型摻雜多晶硅的p型雜質(zhì)進行擴散，接續(xù)上面對圖4g的說明，如圖4h所示，多晶硅1031、1032和1033在經(jīng)過熱推進后形成了所述p型柱103b。利用多晶硅具有良好的雜質(zhì)擴散性使熱推進后所述p型柱103b體內(nèi)實現(xiàn)均勻的濃度梯度分布且濃度梯度分布為自下而上逐步降低，以此彌補倒梯形的所述p型柱103b的寬度自下而上逐步增加對所述p型柱103b的各位置的摻雜量的影響，使所述p型柱103b和所述n型柱在各縱向位置處的摻雜量匹配。

進一步的改進是，在步驟三之后還包括步驟：

步驟四、如圖5a所示，采用光刻定義以及p型離子注入工藝形成p型體區(qū)104，所述p型體區(qū)104位于所述p型柱103b的頂部表面并延伸到兩側(cè)的所述n型柱表面中。

步驟五、如圖5b所示，形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵氧化層105和多晶硅柵106，所述多晶硅柵106覆蓋所述p型體區(qū)104且被所述多晶硅覆蓋的所述p型體區(qū)104表面用于形成溝道。

本發(fā)明實施例中，步驟五中所述柵極結(jié)構(gòu)為平面柵結(jié)構(gòu)，所述柵氧化層105和所述多晶硅柵106疊加于所述p型體區(qū)104表面并延伸到所述n型柱表面。

在其它實施例中也能為：中所述柵極結(jié)構(gòu)為溝槽柵結(jié)構(gòu)，包括形成于所述n型柱頂部的柵極溝槽，所述柵氧化層105形成于所述柵極溝槽的側(cè)面和底部表面，所述多晶硅柵106填充于所述柵極溝槽中，所述多晶硅柵106從側(cè)面覆蓋所述p型體區(qū)104。

步驟六、如圖5c所示，進行n型重摻雜離子注入形成源區(qū)107。之后還包括形成穿過所述源區(qū)107的p+摻雜的體區(qū)引出區(qū)。

步驟七、如圖5d所示，形成正面金屬層108并對所述正面金屬層108進行圖形化引出源極和柵極。柵極通過接觸孔和多晶硅柵106連接，源極通過接觸孔和源區(qū)107和p型體區(qū)104同時連接。

步驟八、如圖5d所示，在所述n型半導體外延層102的背面形成有n型重摻雜區(qū)組成的漏區(qū)。本發(fā)明實施例中，n型半導體襯底101為n型重摻雜，之間對n型半導體襯底101背面減薄形成漏區(qū)，在其它實施例中也能為在對n型半導體襯底101背面減薄后進行背面n+注入形成漏區(qū)。

步驟九、如圖5d所示，形成背面金屬層109并由所述背面金屬層109引出漏極。

本發(fā)明實施例方法能形成體內(nèi)具有均勻的自下而上逐步降低的濃度梯度分布的p型柱103b，這種縱向濃度逐漸變化的p型柱103b結(jié)合截面為倒梯形的結(jié)構(gòu)能夠?qū)崿F(xiàn)p型柱103b和n型柱102在各縱向位置處的摻雜量匹配，所以能提高p型柱103b和n型柱102之間的電荷匹配度，從而提高器件的擊穿電壓，經(jīng)仿真可以得到本發(fā)明實施例方法得到的超級結(jié)器件的擊穿電壓達654v。

以上通過具體實施例對本發(fā)明進行了詳細的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。