本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，特別涉及一種減少光刻標(biāo)記圖形損失的方法和半導(dǎo)體結(jié)構(gòu)。

背景技術(shù)：

半導(dǎo)體技術(shù)正持續(xù)朝向縮小外觀尺寸的方向發(fā)展，持續(xù)縮小至65納米、45納米甚至更小。伴隨著半導(dǎo)體制造技術(shù)的發(fā)展線寬越來越小，光刻圖形線寬的誤差以及光刻圖形缺陷對芯片制造過程中的電性的影響也越來越明顯。如何在光刻的過程中減少光刻圖形缺陷是工藝人員不得不考慮的問題。光刻圖形缺陷的產(chǎn)生的原因很多，例如光刻膠缺陷、光刻設(shè)備的異常都有可能導(dǎo)致光刻圖形缺陷。其中光刻標(biāo)記圖形的異常就是導(dǎo)致光刻設(shè)備產(chǎn)生光刻圖形缺陷的原因之一，因此用以制造小的外觀尺寸的光刻定位標(biāo)記圖形要求也越來越高。光刻標(biāo)記圖形缺失嚴(yán)重的會導(dǎo)致光刻設(shè)備無法識別，設(shè)備異常報(bào)警。光刻標(biāo)記圖形缺失同時也會影響光刻設(shè)備的光刻精度，導(dǎo)致芯片的電性產(chǎn)生異常，影響芯片的良率。

現(xiàn)有工藝是先在半導(dǎo)體襯底上形成控制柵，控制柵由多晶硅和氮化硅組成，通過刻蝕控制柵中間表面，形成中間凹陷的圖形，之后在具有中間凹陷圖形的控制柵表面生長多晶硅填充，最后通過CMP(即化學(xué)機(jī)械平坦化)多晶硅的表面至控制柵層。由于控制柵層表面材料為氮化硅，其中氮化硅的莫氏硬度為9，多晶硅的莫氏硬度為7，其硬度遠(yuǎn)大于多晶硅，在CMP過程中，兩者的莫氏硬度相差較大，拋光速率不一樣，導(dǎo)致多晶硅與氮化硅表面接觸的地方光刻標(biāo)記圖形損失較大，影響產(chǎn)品在線監(jiān)測的準(zhǔn)確性。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供了一種減少光刻標(biāo)記圖形損失的方法和半導(dǎo)體結(jié)構(gòu)，解決以上所述技術(shù)問題。

本發(fā)明解決上述技術(shù)問題的技術(shù)方案如下：一種減少光刻標(biāo)記圖形損失的方法,包括以下步驟：

步驟1，在半導(dǎo)體襯底上沉積控制柵層；

步驟2，對所述控制柵層的預(yù)設(shè)位置進(jìn)行刻蝕直到露出所述半導(dǎo)體襯底，形成至少一個凸起圖形；

步驟3，在所述凸起圖形上表面以及凸起圖形外側(cè)沉積介質(zhì)層；

步驟4，對所述介質(zhì)層的上表面進(jìn)行化學(xué)機(jī)械平坦化處理，直至露出所述凸起圖形的上表面。

本發(fā)明的有益效果是：本發(fā)明的技術(shù)方案通過改變光刻版圖，將刻蝕控制柵層中間區(qū)域改為刻蝕控制柵層的邊緣區(qū)域，即相對現(xiàn)有技術(shù)，本發(fā)明對控制柵層的刻蝕區(qū)域較大，形成的凸起圖形寬度較小同時沉積的介質(zhì)層面積也較大，從而使凸起圖形上表面與介質(zhì)層接觸面積變小，減少在CMP過程中介質(zhì)層與凸起圖形上表面的CMP速率不一樣導(dǎo)致的光刻標(biāo)記圖形的損失。

在上述技術(shù)方案的基礎(chǔ)上，本發(fā)明還可以做如下改進(jìn)。

進(jìn)一步，步驟2中，采用干法刻蝕方法形成所述至少一個凸起圖形，所述至少一個凸起圖形組合形成光刻標(biāo)記圖形。

采用上述進(jìn)一步方案的有益效果是：干法刻蝕得到的圖形精度高，不會出現(xiàn)濕法腐蝕產(chǎn)生的側(cè)腐蝕，保證了凸起圖形的完整性。

進(jìn)一步，所述凸起圖形為長方體狀凸起圖形。

進(jìn)一步，所述控制柵層為多層結(jié)構(gòu)，自下而上依次為多晶硅層和氮化硅層，所述多晶硅層沉積在半導(dǎo)體襯底上。

進(jìn)一步，所述凸起圖形的寬度范圍為90nm～150nm，所述凸起圖形的高度范圍為200nm～300nm。

進(jìn)一步，步驟1中，采用低壓化學(xué)氣相沉積方法沉積所述多晶硅層和氮化硅層。

采用上述進(jìn)一步方案的有益效果是：采用低壓化學(xué)氣相沉積方法，即LPCVD方法生長的多晶硅層均勻性好，臺階覆蓋性好，成本低，廣泛應(yīng)用于集成電路芯片柵極層。LPCVD生長的氮化硅密度高，不易被氫氟酸腐蝕，廣泛應(yīng)用于集成電路芯片工藝的硬質(zhì)掩膜層，淺溝隔離的CMP停止層。同時，本進(jìn)一步技術(shù)方案中，由于凸起圖形的最上層材料為氮化硅層，因此氮化硅層與介質(zhì)層接觸面積變小，從而減少在化學(xué)機(jī)械平坦化過程中介質(zhì)層與氮化硅層的速率不一樣導(dǎo)致的光刻標(biāo)記圖形的損失，同時提高了CMP的均勻性。

進(jìn)一步，所述介質(zhì)層為多晶硅層。

進(jìn)一步，步驟3中，采用低壓化學(xué)氣相沉積方法沉積所述介質(zhì)層。

采用上述進(jìn)一步方案的有益效果是：LPCVD生長的多晶硅層均勻性好，成本低，廣泛應(yīng)用于集成電路芯片歐姆接觸層或互連線層。

為了解決本發(fā)明的技術(shù)問題，還提供了一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底和利用所述的減少光刻標(biāo)記圖形損失的方法在半導(dǎo)體襯底上形成的至少一個所述凸起圖形，所述凸起圖形的外側(cè)沉積有介質(zhì)層。

進(jìn)一步，所述凸起圖形為長方體狀凸起圖形，所述凸起圖形的寬度范圍為90nm～150nm，所述凸起圖形的高度范圍為200nm～300nm。

采用上述進(jìn)一步方案的有益效果是：本發(fā)明的進(jìn)一步技術(shù)方案形成的凸起圖形寬度較小同時沉積的介質(zhì)層面積較大，從而使凸起圖形上表面與介質(zhì)層接觸面積變小，減少在CMP過程中介質(zhì)層與凸起圖形上表面的CMP速率不一樣導(dǎo)致的光刻標(biāo)記圖形的損失。

附圖說明

圖1為本發(fā)明實(shí)施例一種減少光刻標(biāo)記圖形損失的方法的流程示意圖；

圖2為圖1實(shí)施例中半導(dǎo)體襯底上生長的控制柵層的剖面示意圖；

圖3為圖1實(shí)施例中半導(dǎo)體襯底形成凸起圖形的剖面示意圖；

圖4為圖1實(shí)施例中生長的介質(zhì)層的剖面示意圖；

圖5為圖1實(shí)施例中形成光刻標(biāo)記圖形的剖面示意圖。

附圖中，各標(biāo)號所代表的部件列表如下：

1、半導(dǎo)體襯底，2、多晶硅層，3氮化硅層，4、凸起圖形，5、介質(zhì)層，6、光刻標(biāo)記圖形。

具體實(shí)施方式

以下結(jié)合附圖對本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。

如圖1所示，本發(fā)明實(shí)施例一種減少光刻標(biāo)記圖形損失的方法流程示意圖，包括以下步驟：

步驟1，在半導(dǎo)體襯底上沉積控制柵層；

步驟2，對所述控制柵層的預(yù)設(shè)位置進(jìn)行刻蝕直到露出所述半導(dǎo)體襯底，形成至少一個凸起圖形；

步驟3，在所述凸起圖形上表面以及凸起圖形外側(cè)沉積介質(zhì)層；

步驟4，對所述介質(zhì)層的上表面進(jìn)行化學(xué)機(jī)械平坦化處理，直至露出所述凸起圖形的上表面。

本發(fā)明實(shí)施例通過改變光刻版圖，將刻蝕控制柵層中間區(qū)域改為刻蝕控制柵層的邊緣區(qū)域，即相對現(xiàn)有技術(shù)，本發(fā)明對控制柵層的刻蝕區(qū)域較大，形成的凸起圖形寬度較小同時沉積的介質(zhì)層面積也較大，從而使凸起圖形上表面與介質(zhì)層接觸面積變小，從而減少在CMP過程中介質(zhì)層與凸起圖形上表面的CMP速率不一樣導(dǎo)致的光刻標(biāo)記圖形的損失。

優(yōu)選的，在本發(fā)明一個實(shí)施例的步驟2中，所述控制柵層為多層結(jié)構(gòu)，自下而上依次為多晶硅層2和氮化硅層3，所述多晶硅層2沉積在半導(dǎo)體襯底1上，如圖2所示。具體的，首先在所述半導(dǎo)體襯底1上，以SiH4(即硅烷)為原料，在LPCVD(即)設(shè)備中生長多晶硅層2，之后在多晶硅層2的上表面以SiH2Cl2(即二氯二氫硅)和NH3(即氨氣)為原料，在LPCVD設(shè)備中生長氮化硅層3，從而形成包括氮化硅層3和多晶硅層2的控制柵層。采用低壓化學(xué)氣相沉積的多晶硅層均勻性好，臺階覆蓋性好，成本低，廣泛應(yīng)用于集成電路芯片柵極層，氮化硅密度高，不易被氫氟酸腐蝕，廣泛應(yīng)用于集成電路芯片工藝的硬質(zhì)掩膜層，淺溝隔離的CMP停止層。

優(yōu)選的，在本發(fā)明的一個實(shí)施例中，步驟2中采用干法刻蝕方法，在感應(yīng)耦合等離子體腔體刻蝕控制柵層邊緣區(qū)域形成所述至少一個凸起圖形4，所述至少一個凸起圖形4組合形成光刻標(biāo)記圖形，所述凸起圖形4為長方體狀凸起圖形，如圖3所示。具體的，所述干法刻蝕采用刻蝕氣體為含氟基的氣體，比如CF4(即四氟化碳)、CHF3(即三氟氫碳)，采用氟基作為刻蝕氣體，對于多晶硅以及氮化硅有較快的刻蝕速率。

在一個優(yōu)選的實(shí)施例中，所述長方體狀凸起圖形的寬度范圍為90nm～150nm，比如100nm、120nm或者130nm等等，所述長方體狀凸起圖形的高度范圍為200nm～300nm，比如220nm、250nm或者270nm等等，本優(yōu)選實(shí)施例中，對控制柵層的刻蝕區(qū)域較大，形成的凸起圖形寬度較小同時沉積的介質(zhì)層面積也較大，從而使凸起圖形上表面與介質(zhì)層接觸面積變小，從而減少在CMP過程中介質(zhì)層與凸起圖形上表面的CMP速率不一樣導(dǎo)致的光刻標(biāo)記圖形的損失。

優(yōu)選的，在本發(fā)明的一個實(shí)施例中，在所述凸起圖形4的上表面以及凸起圖形4的外側(cè)沉積介質(zhì)層5,如圖4所示，本實(shí)施例中，所述介質(zhì)層5為多晶硅層。具體的工藝步驟為：以SiH4為原料，在LPCVD設(shè)備中生長，在所述凸起圖形4的上表面以及凸起圖形4的外側(cè)沉積介質(zhì)層5,所述多晶硅層應(yīng)用于集成電路芯片歐姆接觸層或互連線連接層。然后對所述介質(zhì)層5的上表面進(jìn)行化學(xué)機(jī)械平坦化處理，直至露出所述凸起圖形4的上表面，形成化學(xué)機(jī)械平坦化后的光刻標(biāo)記圖形6，如圖5所示。

本發(fā)明的實(shí)施例還提供了一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底1和利用所述的減少光刻標(biāo)記圖形損失的方法在半導(dǎo)體襯底1上形成的至少一個所述凸起圖形4，所述凸起圖形4的外側(cè)沉積有介質(zhì)層，如圖5所示。本實(shí)施例中，所述凸起圖形4為多層結(jié)構(gòu)，自下而上依次為多晶硅層和氮化硅層，所述多晶硅層沉積在半導(dǎo)體襯底1上，同時所述介質(zhì)層5為多晶硅層。在一個優(yōu)選的實(shí)施例中，所述凸起圖形為長方體狀凸起圖形，長方體狀凸起圖形的寬度范圍為90nm～150nm，比如100nm、120nm或者130nm等等，所述凸起圖形的高度范圍為200nm～300nm，比如220nm、250nm或者270nm等等。

本發(fā)明的技術(shù)方案通過改變光刻版圖，將刻蝕控制柵層中間區(qū)域改為刻蝕控制柵層的邊緣區(qū)域，即相對現(xiàn)有技術(shù)，本發(fā)明對控制柵層的刻蝕區(qū)域較大，形成的凸起圖形寬度較小同時沉積的介質(zhì)層面積也較大，從而使凸起圖形上表面與介質(zhì)層接觸面積變小，從而減少在CMP過程中介質(zhì)層與凸起圖形上表面的CMP速率不一樣導(dǎo)致的光刻標(biāo)記圖形的損失。

以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。