本發(fā)明總體涉及半導(dǎo)體領(lǐng)域，更具體地，涉及通孔結(jié)構(gòu)。

背景技術(shù)：

半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了快速發(fā)展。在IC演進(jìn)的過程中，功能密度(定義為每個(gè)芯片面積互連器件的數(shù)量)通常增加，而幾何尺寸(即，可使用制造工藝創(chuàng)建的最小部件(或線))減小。比例縮小工藝通常通過增加生產(chǎn)效率和降低相關(guān)成本來提供優(yōu)勢。但是，這種比例縮小增加了處理和制造IC的復(fù)雜度。對(duì)于將被實(shí)現(xiàn)的進(jìn)步來說，需要IC制造的類似發(fā)展。

例如，隨著半導(dǎo)體IC工業(yè)追求更高的器件密度、更高的性能和更低的成本而進(jìn)行到納米級(jí)技術(shù)工藝節(jié)點(diǎn)，制造和設(shè)計(jì)的挑戰(zhàn)導(dǎo)致了三維(3D)器件的開發(fā)。在三維(3D)器件中，各種層間連接結(jié)構(gòu)(諸如接觸件和通孔)用于連接晶體管和其他器件。當(dāng)前，由于銅提供了比鋁低的電阻率，并且使用較低的電阻率的連接材料可以降低層間連接結(jié)構(gòu)之間的RC延遲，因此增加器件速度，所以銅一直被用作用于制造層間連接結(jié)構(gòu)的材料。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件，包括：襯底；介電結(jié)構(gòu)，設(shè)置在所述襯底上方，所述介電結(jié)構(gòu)具有穿過所述介電結(jié)構(gòu)的導(dǎo)通孔，并且所述導(dǎo)通孔的側(cè)壁包括至少一個(gè)凹口；阻擋層，共形地覆蓋所述導(dǎo)通孔的側(cè)壁和底部；膠層，共形地覆蓋所述阻擋層；銅晶種層，共形地覆蓋所述膠層；以及銅層，覆蓋所述銅晶種層并且填充所述導(dǎo)通孔。

優(yōu)選地，所述介電結(jié)構(gòu)是金屬間介電層。

優(yōu)選地，所述介電結(jié)構(gòu)包括相互堆疊的多個(gè)介電膜，并且所述介電膜的材料不是所有都相同。

優(yōu)選地，所述介電膜的材料選自由氮化硅、碳化硅、氧化硅和它們的組合所組成的組。

優(yōu)選地，該半導(dǎo)體器件還包括：第一介電層和第二介電層，所述介電結(jié)構(gòu)夾置在所述第一介電層和所述第二介電層之間，并且所述導(dǎo)通孔穿過所述第二介電層、所述介電結(jié)構(gòu)和所述第一介電層。

優(yōu)選地，所述至少一個(gè)凹口設(shè)置在所述介電結(jié)構(gòu)中，并且所述介電結(jié)構(gòu)包括多個(gè)介電膜，所述介電膜的材料不是所有都相同，并且所述第一介電層和所述第二介電層中的每一個(gè)都由單種介電材料形成。

優(yōu)選地，所述阻擋層包括氮化鉭層或氮化鈦層。

優(yōu)選地，所述膠層包括鈷層。

根據(jù)本發(fā)明的另一方面，提供了一種用于形成半導(dǎo)體器件的方法，所述方法包括：提供襯底；在所述襯底上方形成介電結(jié)構(gòu)，所述介電結(jié)構(gòu)形成為具有穿過所述介電結(jié)構(gòu)的導(dǎo)通孔，并且所述導(dǎo)通孔的側(cè)壁包括至少一個(gè)凹口；形成共形地覆蓋所述導(dǎo)通孔的側(cè)壁和底部的阻擋層；形成共形地覆蓋所述阻擋層的膠層；形成共形地覆蓋所述膠層的所述銅晶種層；以及形成覆蓋所述銅晶種層并填充所述導(dǎo)通孔的銅層。

優(yōu)選地，形成所述介電結(jié)構(gòu)的操作包括形成包括相互堆疊的多個(gè)介電膜的所述介電結(jié)構(gòu)，所述介電膜的材料不是所有都相同。

優(yōu)選地，所述介電膜由氮化硅、碳化硅或氧化硅形成。

優(yōu)選地，形成所述介電結(jié)構(gòu)的操作包括：通過使用干蝕刻技術(shù)去除所述介電結(jié)構(gòu)的一部分，形成穿過所述介電結(jié)構(gòu)的導(dǎo)通孔。

優(yōu)選地，該方法還包括：在提供所述襯底和形成所述介電結(jié)構(gòu)的操作之間，在所述襯底上方形成第一介電層；以及在形成所述介電結(jié)構(gòu)的操作之后，在所述介電結(jié)構(gòu)上形成第二介電層，所述介電結(jié)構(gòu)夾置在所述第一介電層和所述第二介電層之間，并且所述導(dǎo)通孔形成為穿過所述第二介電層、所述介電結(jié)構(gòu)和所述第一介電層。

優(yōu)選地，所述至少一個(gè)凹口形成在所述介電結(jié)構(gòu)中，并且形成所述介電結(jié)構(gòu)的操作形成多個(gè)介電膜，所述介電膜的材料不是所有都相同，并且所述第一介電層和所述第二介電層中的每一個(gè)均由單種介電材料形成。

優(yōu)選地，形成所述阻擋層的操作形成包括氮化鉭層或氮化鈦層的所述阻擋層。

優(yōu)選地，形成所述膠層的操作形成包括鈷層的所述膠層。

優(yōu)選地，形成所述膠層的方法使用化學(xué)汽相沉積技術(shù)來執(zhí)行。

根據(jù)本發(fā)明的又一方面，提供了一種用于形成半導(dǎo)體器件的方法，所述方法包括：提供襯底；在所述襯底上方形成第一介電層；在所述第一介電層上形成介電結(jié)構(gòu)，其中，形成所述介電結(jié)構(gòu)的操作形成包括相互堆疊的多個(gè)介電膜的所述介電結(jié)構(gòu)，并且所述介電膜的材料不是所有都相同；在所述介電結(jié)構(gòu)上形成第二介電層；形成穿過所述第二介電層、所述介電結(jié)構(gòu)和所述第一介電層的導(dǎo)通孔；形成共形地覆蓋所述導(dǎo)通孔的側(cè)壁和底部的阻擋層；形成共形地覆蓋所述阻擋層的膠層；形成共形地覆蓋所述膠層的銅晶種層；以及形成覆蓋所述銅晶種層并且填充所述導(dǎo)通孔的銅層。

優(yōu)選地，通過形成所述導(dǎo)通孔的操作所形成的所述導(dǎo)通孔的側(cè)壁包括位于所述介電結(jié)構(gòu)中的至少一個(gè)凹口。

優(yōu)選地，形成所述阻擋層的操作形成包括氮化鉭層或氮化鈦層的所述阻擋層；以及形成所述膠層的操作形成包括鈷層的所述膠層。

附圖說明

當(dāng)閱讀附圖時(shí)，根據(jù)以下詳細(xì)的描述來更好地理解本發(fā)明的各個(gè)方面。注意，根據(jù)工業(yè)的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件沒有按比例繪制。實(shí)際上，為了討論的清楚，可以任意地增加或減小各個(gè)部件的尺寸。

圖1是根據(jù)各個(gè)實(shí)施例的半導(dǎo)體器件的示意性截面圖。

圖2A至圖2F是示出根據(jù)各個(gè)實(shí)施例的用于制造半導(dǎo)體器件的方法的中間階段的示意性截面圖。

圖3是根據(jù)各個(gè)實(shí)施例的用于制造半導(dǎo)體器件的方法的流程圖。

圖4A至圖4F是示出根據(jù)各個(gè)實(shí)施例的用于制造半導(dǎo)體器件的方法的中間階段的示意性截面圖。

圖5是根據(jù)各個(gè)實(shí)施例的用于制造半導(dǎo)體器件的方法的流程圖。

具體實(shí)施方式

以下公開提供了許多不同的用于實(shí)施本發(fā)明主題的不同特征的實(shí)施例或?qū)嵗?。以下描述部件或配置的具體實(shí)例以簡化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實(shí)施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分沒有直接接觸的實(shí)施例。此外，本發(fā)明可以在各個(gè)實(shí)例中重復(fù)參考標(biāo)號(hào)和/或字母。這些重復(fù)是為了簡化和清楚，其本身并不表示所討論的各個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。

此外，為了易于描述，可以使用空間相對(duì)術(shù)語(諸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述圖中所示一個(gè)元件或部件與另一個(gè)元件或部件的關(guān)系。除圖中所示的定向之外，空間相對(duì)術(shù)語還包括使用或操作中設(shè)備的不同定向。裝置可以以其他方式定向(旋轉(zhuǎn)90度或處于其他定向)，本文所使用的空間相對(duì)描述可因此進(jìn)行類似的解釋。

在用于制造通孔的典型工藝中，導(dǎo)通孔被形成為穿過各個(gè)介電層，銅晶種層被形成為覆蓋導(dǎo)通孔，然后基于銅晶種層形成銅層以填充導(dǎo)通孔，以完成通孔的形成。穿過介電層的導(dǎo)通孔具有高縱橫比，使得難以沉積均勻且連續(xù)的銅晶種層。銅晶種層的較厚部分比銅晶種層的較薄部分具有更低的電阻率，使得銅晶種層的較厚部分上的銅層的鍍銅速率大于銅晶種層的較薄部分上的銅層的鍍銅速率，因此導(dǎo)致形成在銅層中的空隙。當(dāng)導(dǎo)通孔穿過具有不同蝕刻速率的介電層時(shí)，導(dǎo)通孔由于介電層的不同蝕刻速率而具有不平坦的側(cè)壁，從而導(dǎo)致銅晶種層較差的階梯覆蓋。為了改善導(dǎo)通孔的側(cè)壁的不平坦，在一些介電層中形成多個(gè)金屬環(huán)以阻擋包括金屬環(huán)的介電層的蝕刻。然而，由于通孔持續(xù)縮小，所以具有較小尺寸的金屬環(huán)的形成變得越來越困難，因此引發(fā)通孔之間的橋接問題。

本公開的實(shí)施例的目的在于提供一種半導(dǎo)體器件以及用于制造半導(dǎo)體器件的方法，其中在形成阻擋層的操作和形成銅晶種層的操作之間形成膠層。銅晶種層具有與膠層非常好的粘合性，使得當(dāng)銅晶種層形成在膠層上時(shí)有效防止銅晶種層的銅的自附聚，因此顯著增強(qiáng)了銅晶種層的階梯覆蓋，從而獲得均勻且連續(xù)的銅晶種層。從而，均勻地形成基于銅晶種層生長且填充導(dǎo)通孔的銅層，并且實(shí)現(xiàn)不具有空隙的通孔。

圖1是根據(jù)各個(gè)實(shí)例的半導(dǎo)體器件的示意性截面圖。在一些實(shí)施例中，如圖1所示，半導(dǎo)體器件100包括襯底102、介電結(jié)構(gòu)104、阻擋層106、膠層108、銅晶種層110和銅層112。襯底102可以是半導(dǎo)體襯底。襯底102可以由單晶半導(dǎo)體材料或化合物半導(dǎo)體材料組成。例如，硅或鍺可用作形成襯底102的材料。在一些示例性實(shí)例中，襯底102由硅組成。

介電結(jié)構(gòu)104設(shè)置在襯底102的表面114上方。在一些實(shí)例中，如圖1所示，介電結(jié)構(gòu)104包括相互堆疊的各個(gè)介電膜104a、104b、104c、104d、104e、104f和104g。介電膜104a、104b、104c、104d、104e、104f和104g順序堆疊在襯底102的表面114上方。介電膜104a、104b、104c、104d、104e、104f和104g的材料可以不是完全相同。例如，介電膜104a、104b、104c、104d、104e、104f和104g可以由不同材料形成。介電膜104a、104b、104c、104d、104e、104f和104g的一部分可以由相同材料形成，而介電膜104a、104b、104c、104d、104e、104f和104g的另一部分可以由不同材料形成。在一些示例性實(shí)例中，從由氮化硅、碳化硅、氧化硅和它們的組合所組成的組中選擇介電膜104a、104b、104c、104d、104e、104f和104g的材料。

介電結(jié)構(gòu)104具有穿過介電結(jié)構(gòu)104的導(dǎo)通孔116。導(dǎo)通孔116的側(cè)壁118包括至少一個(gè)凹口(indentation)120。例如，如圖1所示，導(dǎo)通孔116的側(cè)壁118包括各種凹口120。在一些示例性實(shí)例中，凹口120分別在介電膜104b、104d和104f中凹陷。

任選地，半導(dǎo)體器件199可以進(jìn)一步包括第一介電層122和/或第二介電層124。在半導(dǎo)體器件100包括第一介電層122和第二介電層124的實(shí)例中，如圖1所示，第一介電層122可以設(shè)置在介電結(jié)構(gòu)104下方，并且第二介電層124可設(shè)置在介電結(jié)構(gòu)104上方，使得介電結(jié)構(gòu)104夾置在第一介電層122和第二介電層124之間。例如，介電結(jié)構(gòu)104可以是金屬間介電層。在一些示例性實(shí)例中，導(dǎo)通孔116順序穿過第二介電層124、介電結(jié)構(gòu)104和第一介電層122，并且導(dǎo)通孔116可以是用于多重鑲嵌結(jié)構(gòu)的孔，諸如用于三重鑲嵌結(jié)構(gòu)的孔。

凹口120可以僅形成在介電結(jié)構(gòu)104中，或者可以形成在介電結(jié)構(gòu)104、第二介電層124和/或第一介電層122中。在一些示例性實(shí)例中，第一介電層122和第二介電層124中的每一個(gè)都由單一介電材料形成，而介電結(jié)構(gòu)104包括介電膜104a、104b、104c、104d、104e、104f和104g，并且介電膜104a、104b、104c、104d、104e、104f和104g的材料不是所有都相同。第一介電層122的材料可以與第二介電層124的材料相同，或者可以不同于第二介電層124的材料。

再次參照?qǐng)D1，阻擋層106共形地覆蓋導(dǎo)通孔116的側(cè)壁118和底部128。阻擋層106適合于防止銅擴(kuò)散到介電結(jié)構(gòu)104和/或襯底102中。在一些示例性實(shí)例中，阻擋層106包括氮化鉭層或氮化鈦層。膠層108共形地覆蓋阻擋層106(覆蓋導(dǎo)通孔116的側(cè)壁118)。在一些示例性實(shí)例中，膠層108包括鈷層。

如圖1所示，銅晶種層110共形地覆蓋膠層108。銅晶種層110具有與膠層108良好的粘合性，使得當(dāng)銅晶種層110形成在膠層108上時(shí)，防止銅晶種層110中的銅的自附聚(self-agglomeration)，并且顯著增強(qiáng)銅晶種層110的階梯覆蓋，從而增加了銅晶種層110的均勻性和連續(xù)性。

銅層112覆蓋銅晶種層110并填充導(dǎo)通孔116以完成通孔126的形成。例如，通孔126可以包括多重鑲嵌結(jié)構(gòu)，諸如三重鑲嵌結(jié)構(gòu)。在一些示例性實(shí)例中，銅層112通過使用電鍍技術(shù)基于銅晶種層110形成。由于銅晶種層110是均勻且連續(xù)的，所以銅晶種層110的電阻率分布是均勻的，并且基于銅晶種層110形成的銅層112均勻生長，從而得到不具有空隙的通孔126。從而，增強(qiáng)了半導(dǎo)體器件100的電性能。

圖2A至圖2F是示出根據(jù)各個(gè)實(shí)施例的用于制造半導(dǎo)體器件的方法的中間階段的示意性截面圖。如圖2A所示，提供襯底200。襯底200可以是半導(dǎo)體襯底。襯底200可以由單晶半導(dǎo)體材料或化合物半導(dǎo)體材料組成。在一些示例性實(shí)例中，硅或鍺被用作形成襯底200的材料。在一些實(shí)例中，襯底200包括半導(dǎo)體基底，并且各個(gè)金屬層和各個(gè)層間介電層被設(shè)置在半導(dǎo)體基底上。

介電結(jié)構(gòu)202形成在襯底200的表面204上?？梢允褂贸练e技術(shù)(諸如化學(xué)汽相沉積(CVD)技術(shù)或物理汽相沉積(PVD)技術(shù))來執(zhí)行形成介電結(jié)構(gòu)202的操作。在一些實(shí)例中，形成介電結(jié)構(gòu)202的操作包括形成相互堆疊的各個(gè)介電膜202a、202b、202c、202d、202e、202f和202g。在一些示例性實(shí)例中，介電膜202a、202b、202c、202d、202e、202f和202g的材料可以不是所有都相同。例如，介電膜202a、202b、202c、202d、202e、202f和202g可以由氮化硅、碳化硅或氧化硅形成。介電膜202a、202b、202c、202d、202e、202f和202g的蝕刻速率可以不是所有都相同。

如圖2B所示，導(dǎo)通孔206形成在介電結(jié)構(gòu)202中。例如，導(dǎo)通孔206可以穿過介電結(jié)構(gòu)202的介電膜202a、202b、202c、202d、202e、202f和202g并且露出襯底200的表面204的一部分。形成導(dǎo)通孔206的操作可以包括使用蝕刻技術(shù)(諸如干蝕刻技術(shù))去除介電膜202a、202b、202c、202d、202e、202f和202g中的每一個(gè)的一部分。在一些實(shí)例中，在去除介電膜202a、202b、202c、202d、202e、202f和202g中的每一個(gè)的一部分的操作中，由于介電膜202a、202b、202c、202d、202e、202f和202g的蝕刻速率不是完全都相同，并且介電膜202a、202b、202c、202d、202e、202f和202g中的至少一個(gè)的蝕刻速率大于其他的蝕刻速率，所以至少一個(gè)凹口208形成在導(dǎo)通孔206的側(cè)壁210中。例如，如圖2B所示，介電膜202b、202d和202f的蝕刻速率可以大于其他的蝕刻速率，因此各個(gè)凹口208可分別形成在介電結(jié)構(gòu)202的介電膜202b、202d和202f中。

如圖2C所示，阻擋層212形成為共形地覆蓋導(dǎo)通孔206的側(cè)壁210和底部213。例如，可以使用PVD技術(shù)執(zhí)行形成阻擋層212的操作。阻擋層212適合用于防止銅擴(kuò)散到介電結(jié)構(gòu)202和襯底200中。在一些實(shí)例中，形成阻擋層212的操作形成包括氮化鉭層或氮化鈦層的阻擋層212。

如圖2D所示，膠層214被形成為共形地覆蓋阻擋層212。例如，形成膠層214的操作可以使用諸如金屬有機(jī)化學(xué)汽相沉積(MOCVD)技術(shù)的CVD技術(shù)來執(zhí)行。CVD技術(shù)具有良好的階梯覆蓋能力，使得通過使用CVD技術(shù)形成的膠層214共形、均勻且連續(xù)地覆蓋阻擋層212。膠層214具有與銅超強(qiáng)的粘合力，使得膠層214可用作用于銅晶種層216(參見圖2E)的膠介質(zhì)。在一些實(shí)例中，形成膠層214的操作形成包括鈷層的膠層214。

如圖2E所示，銅晶種層216被形成為共形地覆蓋膠層214。例如，可以使用PVD技術(shù)、CVD技術(shù)或原子層沉積(ALD)技術(shù)來執(zhí)行銅晶種層216的形成操作。銅晶種層216具有與膠層214良好的粘合性，使得當(dāng)銅晶種層216形成在膠層214上時(shí)，有效地消除了銅晶種層216中的銅的自附聚，并且顯著增強(qiáng)銅晶種層216的階梯覆蓋，從而增加銅晶種層216的均勻性和連續(xù)性。

如圖2F所示，銅層218被形成為覆蓋銅晶種層216并填充導(dǎo)通孔216以形成通孔220，以完成半導(dǎo)體器件222的形成。通孔220包括阻擋層212、膠層214、銅晶種層216和銅層218。銅層218用作半導(dǎo)體器件222中的互連層。例如，可以基于銅晶種層216且使用電鍍技術(shù)來執(zhí)行形成銅層218的操作。

通過使膠層214形成在阻擋層212和銅晶種層216之間，銅晶種層216是均勻且連續(xù)的，并且銅晶種層216的電阻率分布是均勻的，使得基于銅晶種層216而形成的銅層218均勻生長，從而獲得不具有空隙的通孔220。因此，增強(qiáng)了半導(dǎo)體器件222的電性能。

參照?qǐng)D3以及圖2A至圖2F，圖3是根據(jù)各個(gè)實(shí)施例的用于制造半導(dǎo)體器件的方法的流程圖。該方法開始于操作300，提供襯底200。襯底200可以是半導(dǎo)體襯底，諸如單晶半導(dǎo)體襯底或化合物半導(dǎo)體襯底。在一些示例性實(shí)例中，硅或鍺被用作形成襯底200的材料。在一些實(shí)例中，襯底200包括半導(dǎo)體基底，并且各個(gè)金屬層和各個(gè)層間介電層設(shè)置在半導(dǎo)體基底上。

在操作302中，如圖2A所示，使用諸如CVD技術(shù)或PVD技術(shù)的沉積技術(shù)，在襯底200的表面204上形成介電結(jié)構(gòu)202。在一些實(shí)例中，形成介電結(jié)構(gòu)202的操作包括形成相互堆疊的介電膜202a、202b、202c、202d、202e、202f和202g。在一些示例性實(shí)例中，介電膜202a、202b、202c、202d、202e、202f和202g的材料不是所有都相同。例如，介電膜202a、202b、202c、202d、202e、202f和202g可以由氮化硅、碳化硅或氧化硅形成。介電膜202a、202b、202c、202d、202e、202f和202g的蝕刻速率可以不是所有都相同。

如圖2B所示，形成介電結(jié)構(gòu)202的操作包括形成具有導(dǎo)通孔206的介電結(jié)構(gòu)202。例如，導(dǎo)通孔206可以穿過介電結(jié)構(gòu)202的介電膜202a、202b、202c、202d、202e、202f和202g并露出襯底200的表面204的一部分。形成導(dǎo)通孔206的操作可以包括使用諸如干蝕刻工藝的蝕刻技術(shù)來去除介電膜202a、202b、202c、202d、202e、202f和202g中的每一個(gè)的一部分。在一些實(shí)例中，在去除介電膜202a、202b、202c、202d、202e、202f和202g中的每一個(gè)的一部分的操作中，至少一個(gè)凹口208形成在導(dǎo)通孔206的側(cè)壁210中。例如，如圖2B所示，各個(gè)凹口208可分別形成在介電結(jié)構(gòu)202的介電膜202b、202d和202f中。

在操作304中，如圖2C所示，例如使用PVD技術(shù)，阻擋層212被形成為共形地覆蓋導(dǎo)通孔206的側(cè)壁210和底部213。阻擋層212適合用于防止銅擴(kuò)散到介電結(jié)構(gòu)202和襯底200中。在一些實(shí)例中，形成阻擋層212的操作形成包括氮化鉭層或氮化鈦層的阻擋層212。

在操作306中，如圖2D所示，膠層214被形成為共形地覆蓋阻擋層212。例如，形成膠層214的操作可以使用諸如MOCVD技術(shù)的CVD技術(shù)來執(zhí)行。CVD技術(shù)具有良好的階梯覆蓋能力，使得通過使用CVD技術(shù)形成的膠層214共形、均勻且連續(xù)地覆蓋阻擋層212。膠層214具有與銅的超強(qiáng)粘合性，使得膠層214可用作用于銅晶種層216(參照?qǐng)D2E)的膠介質(zhì)。在一些實(shí)例中，膠層214由鈷形成。

在操作308中，如圖2E所示，例如使用PVD技術(shù)、CVD技術(shù)或原子層沉積(ALD)技術(shù)，銅晶種層216被形成為共形地覆蓋膠層214。銅晶種層216具有與膠層214良好的粘合性，使得當(dāng)銅晶種層216形成在膠層214上時(shí)，防止銅晶種層216的銅的自附聚，并且顯著增強(qiáng)銅晶種層216的階梯覆蓋，從而增加銅晶種層216的均勻性和連續(xù)性。

在操作310中，如圖2F所示，銅層218形成為覆蓋銅晶種層216并填充導(dǎo)通孔206以形成通孔220，以完成半導(dǎo)體器件222的形成。例如，通過使用電鍍技術(shù)且基于銅晶種層216來執(zhí)行形成銅層218的操作。

圖4A至圖4F是示出根據(jù)各個(gè)實(shí)施例的制造半導(dǎo)體器件的方法的中間階段的示意性截面圖。如圖4A所示，提供襯底400。襯底400可以是半導(dǎo)體襯底。襯底400可以由單晶半導(dǎo)體材料或化合物半導(dǎo)體材料組成。在一些示例性實(shí)例中，硅或鍺被用作形成襯底400的材料。

第一介電層402形成在襯底400的表面404上方。形成第一介電層402的操作可以使用諸如CVD技術(shù)或PVD技術(shù)的沉積技術(shù)來執(zhí)行。在一些特定實(shí)例中，第一介電層402由單種介電材料形成。例如，第一介電層402可以由硅介電質(zhì)、氮化硅或碳化硅形成。

介電結(jié)構(gòu)406形成在第一介電層402上?？梢允褂弥T如CVD技術(shù)或PVD技術(shù)的沉積技術(shù)來執(zhí)行介電結(jié)構(gòu)406的形成操作。在一些實(shí)例中，如圖4A所示，形成介電結(jié)構(gòu)406的操作包括形成相互堆疊的介電膜406a、406b、406c、406d、406e、406f和406g。在一些示例性實(shí)例中，介電膜406a、406b、406c、406d、406e、406f和406g的材料不是所有都相同。例如，介電膜406a、406b、406c、406d、406e、406f和406g可以由氮化硅、碳化硅或氧化硅形成。介電膜406a、406b、406c、406d、406e、406f和406g的蝕刻速率可以不是所有都相同。

再次參照?qǐng)D4A，第二介電層408形成在介電結(jié)構(gòu)406上。形成第二介電層408的操作可以使用諸如CVD技術(shù)或PVD技術(shù)的沉積技術(shù)來執(zhí)行。在一些特定實(shí)例中，第二介電層408由單種介電材料形成。例如，第二介電層408可以由硅介電質(zhì)、氮化硅或碳化硅形成。第一介電層402可設(shè)置在介電結(jié)構(gòu)406下方，而第二介電層408可設(shè)置在介電結(jié)構(gòu)406上方，使得介電結(jié)構(gòu)406夾置在第一介電層402和第二介電層408之間。例如，介電結(jié)構(gòu)406可以是金屬間介電層。

如圖4B所示，導(dǎo)通孔410形成在第二介電層408、介電結(jié)構(gòu)406和第一介電層402中。例如，導(dǎo)通孔410可以穿過第二介電層408、介電結(jié)構(gòu)406的介電膜406a、406b、406c、406d、406e、406f和406g以及第一介電層402，并且露出襯底400的表面404的一部分。在一些示例性實(shí)例中，導(dǎo)通孔410是用于多重鑲嵌結(jié)構(gòu)的孔，諸如用于三重鑲嵌的孔。

形成導(dǎo)通孔410的操作可以包括使用諸如干蝕刻工藝的蝕刻技術(shù)去除第二介電層408、介電結(jié)構(gòu)406和第一介電層402中的每一個(gè)的一部分。在一些實(shí)例中，在去除第二介電層408、介電結(jié)構(gòu)406和第一介電層402中的每一個(gè)的一部分的操作中，由于介電膜406a、406b、406c、406d、406e、406f和406g的蝕刻速率不是所有都相同，并且介電膜406a、406b、406c、406d、406e、406f和406g中的至少一個(gè)的蝕刻速率大于其他的蝕刻速率，所以至少一個(gè)凹口412形成在導(dǎo)通孔410的側(cè)壁414中。例如，如圖4B所示，介電膜406b、406d和406f的蝕刻速率可大于其他的蝕刻速率，并且各個(gè)凹口412可分別形成在介電結(jié)構(gòu)406的406b、406d和406f中。

如圖4C所示，阻擋層416被形成為共形地覆蓋導(dǎo)通孔410的側(cè)壁414和底部418。例如，可以使用PVD技術(shù)執(zhí)行阻擋層416的形成操作。阻擋層416適合用于防止銅擴(kuò)散到第二介電層408、介電結(jié)構(gòu)406、第一介電層402和襯底400中。在一些實(shí)例中，形成阻擋層416的操作形成包括氮化鉭層或氮化鈦層的阻擋層416。

如圖4D所示，膠層420形成為共形地覆蓋阻擋層416。例如，形成膠層420的操作可以使用諸如MOCVD技術(shù)的CVD技術(shù)。CVD技術(shù)具有良好的階梯覆蓋能力，使得通過CVD技術(shù)形成的膠層420可以共形、均勻且連續(xù)地覆蓋阻擋層416。膠層420具有與銅的超強(qiáng)粘合性，使得膠層420可用作用于銅晶種層422(參照?qǐng)D4E)的膠介質(zhì)。在一些實(shí)例中，膠層420被形成為包括鈷層。

如圖4E所示，銅晶種層422形成為共形地覆蓋膠層420。例如，形成銅晶種層422的操作可以使用PVD技術(shù)、CVD技術(shù)或ALD技術(shù)來執(zhí)行。銅晶種層422具有與膠層420良好的粘合性，使得當(dāng)銅晶種層422形成在膠層420上時(shí)，有效地消除了銅晶種層422中的銅的自附聚，并且增強(qiáng)了銅晶種層420的階梯覆蓋，從而增加了銅晶種層420的均勻性和連續(xù)性。

如圖4F所示，銅層424形成為覆蓋銅晶種層422并填充導(dǎo)通孔410以形成通孔426，以完成半導(dǎo)體器件428的形成。通孔426包括阻擋層416、膠層420、銅晶種層422和銅層424。銅層424被用作半導(dǎo)體器件428中的互連層。例如，通過使用電鍍技術(shù)且基于銅晶種層422可以執(zhí)行形成銅層424的操作。

通過膠層410形成在阻擋層416和銅晶種層422之間，均勻且連續(xù)地形成銅晶種層422，因此銅晶種層422的電阻率分布是均勻的，使得基于銅晶種層422形成的銅層424均勻生長，從而獲得沒有空隙的通孔426。因此，增強(qiáng)了半導(dǎo)體器件428的電性能。

參照?qǐng)D5以及圖4A至圖4F，圖5是根據(jù)各個(gè)實(shí)施例的用于制造半導(dǎo)體器件的方法的流程圖。該方法開始于操作500，提供襯底400。襯底400可以是半導(dǎo)體襯底，諸如單晶半導(dǎo)體襯底或化合物半導(dǎo)體襯底。在一些示例性實(shí)例中，硅或鍺被用作形成襯底400的材料。

在操作502中，使用諸如CVD技術(shù)或PVD技術(shù)的沉積技術(shù)，第一介電層402形成在襯底400的表面404上方。在一些特定實(shí)例中，第一介電層402由單種介電材料形成。例如，第一介電層402可以由硅介電質(zhì)、氮化硅或碳化硅形成。

在操作504中，使用諸如CVD技術(shù)或PVD技術(shù)，介電結(jié)構(gòu)406形成在第一介電層402上。在一些實(shí)例中，如圖4A所示，形成介電結(jié)構(gòu)406的操作包括形成相互堆疊的介電膜406a、406b、406c、406d、406e、406f和406g。在一些示例性實(shí)例中，介電膜406a、406b、406c、406d、406e、406f和406g的材料不是所有都相同。例如，介電膜406a、406b、406c、406d、406e、406f和406g可以由氮化硅、碳化硅或氧化硅形成。介電膜406a、406b、406c、406d、406e、406f和406g的蝕刻速率可以不是所有都相同。

在操作506中，再次參照?qǐng)D4A，使用諸如CVD技術(shù)或PVD技術(shù)的沉積技術(shù)，第二介電層408形成在介電結(jié)構(gòu)406上。在一些特定實(shí)例中，第二介電層408由單種介電材料形成。例如，第二介電層408可以由硅介電質(zhì)、氮化硅或碳化硅形成。第一介電層402可設(shè)置在介電結(jié)構(gòu)406下方，而第二介電層408可設(shè)置在介電結(jié)構(gòu)406上方，使得介電結(jié)構(gòu)406夾置在第一介電層402和第二介電層408之間。例如，介電結(jié)構(gòu)406可以是金屬間介電層。

在操作508中，如圖4B所示，導(dǎo)通孔410形成在第二介電層408、介電結(jié)構(gòu)406和第一介電層402中。例如，導(dǎo)通孔410可以穿過第二介電層408、介電結(jié)構(gòu)406的介電膜406a、406b、406c、406d、406e、406f和406g以及第一介電層402，并露出襯底400的表面404的一部分。在一些示例性實(shí)例中，導(dǎo)通孔410是用于多重鑲嵌結(jié)構(gòu)的孔，諸如用于三重鑲嵌的孔。

形成導(dǎo)通孔410的操作可以包括使用諸如干蝕刻工藝的蝕刻技術(shù)去除第二介電層408、介電結(jié)構(gòu)406和第一介電層402中的每一個(gè)的一部分。在一些實(shí)例中，在形成導(dǎo)通孔410的操作中，至少一個(gè)凹口412形成在導(dǎo)通孔410的側(cè)壁414中。例如，如圖4B所示，各個(gè)凹口412可分別形成在介電結(jié)構(gòu)406的406b、406d和406f中。

在操作510中，如圖4C所示，例如使用PVD技術(shù)，阻擋層416被形成為共形地覆蓋導(dǎo)通孔410的側(cè)壁414和底部418。阻擋層416適合用于防止銅擴(kuò)散到第二介電層408、介電結(jié)構(gòu)406、第一介電層402和襯底400中。在一些實(shí)例中，阻擋層416被形成為包括氮化鉭層或氮化鈦層。

在操作512中，如圖4D所示，使用諸如MOCVD技術(shù)的CVD技術(shù)，膠層420形成為共形地覆蓋阻擋層416。CVD技術(shù)具有良好的階梯覆蓋能力，使得通過CVD技術(shù)形成的膠層420可以共形、均勻且連續(xù)地覆蓋阻擋層416。膠層420具有與銅的超強(qiáng)粘合性。在一些實(shí)例中，膠層420被形成為包括鈷層。

在操作514中，如圖4E所示，例如使用PVD技術(shù)、CVD技術(shù)或ALD技術(shù)，銅晶種層422形成為共形地覆蓋膠層420。銅晶種層422具有與膠層420良好的粘合性，使得當(dāng)銅晶種層422形成在膠層420上時(shí)，有效地消除了銅晶種層422的銅的自附聚，并且增強(qiáng)了銅晶種層420的階梯覆蓋，從而增加了銅晶種層420的均勻性和連續(xù)性。

在操作516中，如圖4F所示，銅層424形成為覆蓋銅晶種層422并填充導(dǎo)通孔410以形成通孔426，以完成半導(dǎo)體器件428的形成。通孔426包括阻擋層416、膠層420、銅晶種層422和銅層424。銅層424被用作半導(dǎo)體器件428中的互連層。例如，可通過使用電鍍技術(shù)且基于銅晶種層422執(zhí)行形成銅層424的操作。

根據(jù)一個(gè)實(shí)施例，本公開提供了一種半導(dǎo)體器件。該半導(dǎo)體器件包括襯底、介電結(jié)構(gòu)、阻擋層、膠層、銅晶種層和銅層。介電結(jié)構(gòu)設(shè)置在襯底上方。介電結(jié)構(gòu)具有穿過介電結(jié)構(gòu)的導(dǎo)通孔，并且導(dǎo)通孔的側(cè)壁包括至少一個(gè)凹口。阻擋層共形地覆蓋導(dǎo)通孔的側(cè)壁和底部。膠層共形地覆蓋阻擋層。銅晶種層共形地覆蓋膠層。銅層覆蓋銅晶種層并填充導(dǎo)通孔。

根據(jù)另一實(shí)施例，本公開提供了一種用于制造半導(dǎo)體器件的方法。在該方法中，提供襯底。介電結(jié)構(gòu)形成在襯底上方，其中介電結(jié)構(gòu)形成為具有穿過介電結(jié)構(gòu)的導(dǎo)通孔，并且導(dǎo)通孔的側(cè)壁包括至少一個(gè)凹口。阻擋層被形成為共形地覆蓋導(dǎo)通孔的側(cè)壁和底部。膠層被形成為共形地覆蓋膠層。銅晶種層形成為共形地覆蓋膠層。銅層被形成為覆蓋銅晶種層并填充導(dǎo)通孔。

根據(jù)又一實(shí)施例，本公開提供了一種用于制造半導(dǎo)體器件的方法。在該方法中，提供襯底。第一介電層形成在襯底上方。介電結(jié)構(gòu)形成在第一介電層上。形成介電結(jié)構(gòu)的操作形成包括相互堆疊的各個(gè)介電膜的介電結(jié)構(gòu)，并且介電膜的材料不是所有都相同。第二介電層形成在介電結(jié)構(gòu)上。導(dǎo)通孔被形成為穿過第二介電層、介電結(jié)構(gòu)和第一介電層。阻擋層被形成為共形地覆蓋導(dǎo)通孔的側(cè)壁和底部。膠層被形成為共形地覆蓋阻擋層。銅晶種層形成為共形地覆蓋膠層。銅層被形成為覆蓋銅晶種層并填充導(dǎo)通孔。

上面論述了多個(gè)實(shí)施例的特征使得本領(lǐng)域技術(shù)人員能夠更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地以本公開為基礎(chǔ)設(shè)計(jì)或修改用于執(zhí)行與本文所述實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員還應(yīng)該意識(shí)到，這些等效結(jié)構(gòu)不背離本發(fā)明的精神和范圍，并且可以在不背離本發(fā)明的精神和范圍的情況下做出各種變化、替換和改變。