本發(fā)明實施例涉及半導體技術領域，尤其涉及一種超結功率器件的制作方法。

背景技術：

在現有技術中，通過減小半導體器件的導通電阻來減小功率損耗的方法，是半導體領域中常用方法。

然而，由于半導體器件的擊穿電壓與導通電阻之間成反比關系，因此，當導通電阻減小時，往往會對器件的擊穿電壓造成不利影響。為了解決這一問題，本領域引入了超結型功率器件，其包括位于器件有源區(qū)以下的交替的p型區(qū)和n型區(qū)。超結功率器件中交替的p型區(qū)和n型區(qū)在理想狀態(tài)下處于電荷平衡狀態(tài)，這些交替的p型區(qū)和n型區(qū)在反向電壓條件下相互耗盡，能夠為器件提供較好的耐擊穿性能。

但是，由于在現有制作工藝中體區(qū)的制作會經過高溫驅入的過程，這會使p型區(qū)和n型區(qū)在高溫環(huán)境下發(fā)生互擴散，導致p型區(qū)和n型區(qū)間的電荷分布不均，從而降低了器件的耐擊穿性能。

技術實現要素：

本發(fā)明實施例提供一種超結功率器件的制作方法，用以解決傳統(tǒng)工藝中由于高溫驅入過程，所導致的p型柱與n型外延層之間的電荷不平衡的問題。

本發(fā)明實施例提供的超結功率器件的制作方法，包括：

提供襯底，并在所述襯底的表面上生長外延層；

在所述外延層上制作第一p型柱和第二p型柱，所述第一p型柱和第二p型柱相離設置；

在所述第一p型柱和所述第二p型柱的表面上進行離子注入，以降低所述第一p型柱和所述第二p型柱表面上的離子濃度，所述離子注入的深度小于所述第一p型柱和第二p型柱的深度；

在所述第一p型柱和第二p型柱內制作源區(qū)，所述源區(qū)的深度大于所述離子注入的深度，小于所述第一p型柱和所述第二p型柱的深度；

制作器件的柵氧化層、柵極、介質層以及金屬層。

本發(fā)明實施例，通過在制作形成第一p型柱和第二p型柱后，對第一p型柱和第二p型柱的表面區(qū)域進行離子注入，不但降低了第一p型柱和第二p型柱表面上的離子濃度，達到調節(jié)器件開啟電壓的目的，還省略了現有制作工藝中體區(qū)的制作工藝，避免了體區(qū)制作過程中，由于高溫驅入造成的p型柱與n型外延層之間的電荷不平衡的問題，提高了器件的耐壓性能，降低了器件的制作成本。

附圖說明

為了更清楚地說明本發(fā)明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發(fā)明一實施例提供的超結功率器件的制作方法的流程示意圖；

圖2為本發(fā)明實施例中制作形成第一p型柱和第二p型柱后器件的結構示意圖；

圖3為本發(fā)明實施例中完成第一p型柱和第二p型柱表面上的離子注入后的器件結構示意圖；

圖4為本發(fā)明實施例中制作形成源區(qū)后的器件結構示意圖；

圖5為本發(fā)明實施例中步驟s105的執(zhí)行步驟流程圖；

圖6為本發(fā)明實施例中制作形成柵氧化層、柵極、介質層以及金屬層后的器件結構示意圖。

附圖標記：

10-襯底；20-外延層30-柵氧化層；

40-柵極；50-介質層；60-金屬層；

21-第一p型柱；22-第二p型柱；23-注入區(qū)；

24-第一源區(qū)；25-第二源區(qū)；26-第三源區(qū)；

27-第四源區(qū)。

具體實施方式

下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明的說明書和權利要求書的術語“包括”和“具有”以及他們的任何變形，意圖在于覆蓋不排他的包含，例如，包含了一系列步驟的過程或結構的裝置不必限于清楚地列出的那些結構或步驟而是可包括沒有清楚地列出的或對于這些過程或裝置固有的其它步驟或結構。

圖1為本發(fā)明一實施例提供的超結功率器件的制作方法的流程示意圖，如圖1所示，本發(fā)明實施例提供的超結功率器件的制作方法，包括如下步驟：

步驟s101、提供襯底10，并在所述襯底10的表面上生長外延層20。

具體的，本實施例中提供的襯底10，優(yōu)選為摻雜有n+離子的n型襯底。外延層20為摻雜有n-離子的n型外延層。本實施例中外延層的生長方法與現有技術類似在這里不再贅述。

步驟s102、在所述外延層20上制作第一p型柱21和第二p型柱22，所述第一p型柱21和第二p型柱22相離設置。

圖2為本發(fā)明實施例中制作形成第一p型柱和第二p型柱后器件的結構示意圖。具體的，圖2所示結構的制作方法具體可以為：

首先，通過刻蝕工藝在外延層20上刻蝕第一溝槽和第二溝槽，其中，第一溝槽和第二溝槽的深度小于外延層20的深度。在形成第一溝槽和第二溝槽后，再通過外延工藝在第一溝槽內形成摻雜有p+離子的第一p型柱21，并在第二溝槽內形成摻雜有p+離子的第二p型柱22，最終形成如圖2所示的結構。其中，本實施例中所采用的刻蝕工藝和外延工藝，均與現有技術中的相關工藝類似在這里不再贅述。

進一步的，為了縮小器件的體積，節(jié)省器件的制作成本，本實施例中優(yōu)選將第一p型柱21和第二p型柱22之間的距離設置為傳統(tǒng)工藝中p型柱之間距離的0.5倍，將第一p型柱21和第二p型柱22的寬度設置為傳統(tǒng)工藝中p型柱寬度的1.2倍左右。比如傳統(tǒng)工藝中p型柱之間的距離為6微米，則實施例中將第一p型柱21和第二p型柱22之間的距離設置為3微米。傳統(tǒng)工藝中p型柱的寬度為5微米，則將第一p型柱21和第二p型柱22的寬度設置為6-7微米。

步驟s103、在所述第一p型柱21和所述第二p型柱22的表面上進行離子注入，形成注入區(qū)23，以降低所述第一p型柱21和所述第二p型柱22表面上的離子濃度，所述離子注入的深度小于所述第一p型柱21和第二p型柱22的深度。

圖3為本發(fā)明實施例中完成第一p型柱和第二p型柱表面上的離子注入后的器件結構示意圖。具體的，圖3所示的可以通過自對準注入工藝在第一p型柱21和第二p型柱22的表面上進行離子注入，其中，注入的離子優(yōu)選為p-離子，所述p-離子的注入劑量優(yōu)選為1×10¹⁴～8×10¹⁴，注入能量優(yōu)選為50kev。

本實施例中，所采用的自對準注入工藝與現有技術類似，在這里不再贅述。

步驟s104、在所述第一p型柱21和第二p型柱22內制作源區(qū)，所述源區(qū)的深度大于所述離子注入的深度，小于所述第一p型柱和所述第二p型柱的深度。

圖4為本發(fā)明實施例中制作形成源區(qū)后的器件結構示意圖。如圖4所示，本實施例中，第一p型柱21內和第二p型柱22內分別包含兩個源區(qū)，其中，第一p型柱21內形成的源區(qū)為第一源區(qū)24和第二源區(qū)25，第二p型柱內形成的源區(qū)分別為第三源區(qū)26和第四源區(qū)27。其中，第一源區(qū)24和第二源區(qū)30相離設置，第一源區(qū)24和第二源區(qū)25的深度大于注入區(qū)23的深度，小于所述第一p型柱21的深度。第三源區(qū)26和第四源區(qū)27相離設置，第三源區(qū)26和第四源區(qū)27的深度大于注入區(qū)23的深度，小于第二p型柱22的深度。

進一步的，本實施例中，第一源區(qū)24、第二源區(qū)25、第三源區(qū)26和第四源區(qū)27，均可以通過自對準注入工藝制作形成。自對準注入的離子為n+離子。

本實施例中所采用的自對準工藝與現有技術類似，在這里不再贅述。

步驟s105、制作器件的柵氧化層30、柵極40、介質層50以及金屬層60。

圖5為本發(fā)明實施例中步驟s105的執(zhí)行步驟流程圖。圖6為本發(fā)明實施例中制作形成柵氧化層、柵極、介質層以及金屬層后的器件結構示意圖。如圖5所示，本實施例中步驟s105的執(zhí)行步驟包括：

步驟s1051、在所述器件的表面上依次生長所述柵氧化層30和多晶硅層。

本步驟的執(zhí)行方式與現有技術類似在這里不再贅述。

步驟s1052、通過光刻工藝對所述多晶硅層進行刻蝕，形成所述器件的柵極40。

具體的，首先在光刻膠的遮掩下對位于第一p型柱21和第二p型柱22表面上的部分區(qū)域的多晶硅層進行刻蝕，在將所述區(qū)域上的多晶硅層完全刻蝕掉后，去除光刻膠，形成柵極40。

步驟s1053、在所述器件的表面上生長所述介質層50，并通過刻蝕工藝對所述介質層50和所述柵氧化層30進行刻蝕，形成位于所述第一p型柱21表面上方的第一接觸孔和位于所述第二p型柱22表面上方的第二接觸孔。

本步驟制作第一接觸孔和第二接觸孔的工藝與現有技術類似，在這里不再贅述。

步驟s1054、在所述器件的表面上淀積金屬，形成所述金屬層60。

本步驟中，可以采用現有技術中金屬層的制作方法對金屬層60進行制作，在這里不再贅述。

本實施例，通過在制作形成第一p型柱和第二p型柱后，對第一p型柱和第二p型柱的表面區(qū)域進行離子注入，不但降低了第一p型柱和第二p型柱表面上的離子濃度，達到調節(jié)器件開啟電壓的目的，還省略了現有制作工藝中體區(qū)的制作工藝，避免了體區(qū)制作過程中，由于高溫驅入造成的p型柱與n型外延層之間的電荷不平衡的問題，提高了器件的耐壓性能，降低了器件的制作成本。

最后應說明的是：以上各實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發(fā)明各實施例技術方案的范圍。