本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體的，涉及在氧化物襯底上的FinFET溝道和相關(guān)方法。

背景技術(shù)：

隨著電子工業(yè)的發(fā)展，需要面積更小、運行更快的電子組件，所述電子電子組件同時能夠支持大量漸增的復(fù)雜且精準的功能。因此，在半導(dǎo)體工業(yè)中的持續(xù)趨勢是制造低成本、高性能且低能耗的集成電路器(ICs)。迄今，在很大程度上已實現(xiàn)了：通過按比例縮小半導(dǎo)體IC尺寸(例如最小特征尺寸)從而提高了生產(chǎn)效率并且降低了相關(guān)成本。然而，這種縮放比例也使得半導(dǎo)體制造工藝增加了其復(fù)雜性。因此，實現(xiàn)半導(dǎo)體ICs和電子組件的持續(xù)發(fā)展，則需要半導(dǎo)體制造工藝的類似改進。

近來，引入了多閘電子組件以試圖降低關(guān)閉狀態(tài)的電流、減少短溝道效應(yīng)(SCEs)并且通過增加閘-溝道耦合以改進閘控制。所引入的一個這樣的多閘電子組件是鰭場效應(yīng)晶體管(FinFET)。FinFET得名于其鰭狀結(jié)構(gòu)，所述鰭狀結(jié)構(gòu)從其上形成的板材延伸，并且用于形成場效應(yīng)晶體管(FET)溝道。FinFET與傳統(tǒng)的互補金屬氧化物半導(dǎo)體(CMOS)工藝兼容，并且其三維結(jié)構(gòu)在維持閘的控制能力且減輕SCEs的同時，允許其能夠任意地縮放。在傳統(tǒng)工藝中，通過FinFET鰭組件而實現(xiàn)抗穿通現(xiàn)象(APT)離子注入，以防止FinFET源極/漏極耗盡區(qū)的穿通。然而，通過對FinFET電子組件的鰭而注入摻雜劑離子(例如，用于注入APT的摻雜劑)，直接導(dǎo)致在FinFET溝道區(qū)域中形成缺陷并且將雜質(zhì)帶入FinFET溝道區(qū)域中。這種溝道缺陷和雜質(zhì)可導(dǎo)致載體流經(jīng)FinFET時發(fā)生散射，從而降低了溝道的遷移率并且對電子組件性能產(chǎn)生不良影響。通過FinFET鰭注入摻雜劑也可導(dǎo)致?lián)诫s劑分布不均勻，并且可引起FinFET電子組件參數(shù)變化等其它問題。因此，現(xiàn)有技術(shù)充分地表明其在各方面還有待改進。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明一實施例的制造半導(dǎo)體組件的方法，其包含：形成多個從襯底延伸的鰭， 其中多個鰭中的每一個包含襯底的一部分、在襯底上的第一外延層的一部分，和在第一外延層的部分上的第二外延層的一部分；氧化多個鰭中的每一個的第一外延層的部分；在氧化第一外延層的部分之后，在多個鰭中的每一個之上形成襯墊層；形成鄰接于襯墊層的凹陷的隔離區(qū)；蝕刻襯墊層，以暴露殘余材料部分，殘余材料部分鄰接于多個鰭中的每一個的第二外延層的部分的底部；和移除殘余材料部分。

根據(jù)本發(fā)明另一實施例的制造半導(dǎo)體組件的方法，其中殘余材料部分包含鍺(Ge)殘余物；

根據(jù)本發(fā)明又一實施例的制造半導(dǎo)體組件的方法還包含：在氧化第一外延層的部分之前，修整多個鰭中的每一個的第一外延層的部分。

根據(jù)本發(fā)明又一實施例的制造半導(dǎo)體組件的方法還包含：在形成多個鰭之前，在襯底中施行抗穿通APT離子布植；并且在施行APT離子布植之后且在形成多個鰭之前，將第一外延層沉積在襯底上并且將第二外延層沉積在第一外延層上。

根據(jù)本發(fā)明又一實施例的制造半導(dǎo)體組件的方法，其中多個鰭中的每一個的第二外延層的部分包含無摻雜外延層；第一外延層具有第一氧化速率，并且其中第二外延層具有低于第一氧化速率的第二氧化速率。

本發(fā)明又一實施例還提供一種方法，其包含：在襯底上沉積第一外延層，并且在第一外延層上沉積第二外延層；形成從襯底延伸的多個鰭，其中多個鰭中的每一個包含襯底的一部分、在襯底的部分上的第一外延層的一部分，和在第一外延層的部分上的第二外延層的一部分，其中第二外延層的部分具有高度；在多個鰭中的每一個上沉積襯墊層；形成隔離區(qū)，隔離區(qū)鄰接于襯墊層并且與襯墊層接觸；蝕刻襯墊層，以暴露殘余材料部分，殘余材料部分鄰接于第二外延層的部分的底部；和清洗殘余材料層部分。

根據(jù)本發(fā)明又一實施例的方法，其中第一外延層包含鍺化硅(SiGe)，其中第二外延層包含硅(Si)，并且其中殘余材料部分包含鍺(Ge)殘余物。

本發(fā)明又一實施例還提供半導(dǎo)體組件，其包含：從襯底延伸的多個鰭，其中多個鰭的每一個包含第一半導(dǎo)體層、在第一半導(dǎo)體層上的介電層，和在介電層上的第二半導(dǎo)體層，其中第二半導(dǎo)體層包含底面，底面界定了第一水平面；凹陷的隔離區(qū)，凹陷的隔離區(qū)鄰接于多個鰭，其中凹陷的隔離區(qū)包含鄰接于第二半導(dǎo)體層的頂部，其中頂部界定了第二水平面，并且其中第二水平面設(shè)置在第一水平面上；和柵極堆棧，柵極堆棧形成在第二半導(dǎo)體層上。

根據(jù)本發(fā)明又一實施例的半導(dǎo)體組件，其還包含：該凹陷的隔離區(qū)，其中凹陷的隔離區(qū)包含第一介電材料，并且其中第一介電材料包含空隙，空隙介于第二半導(dǎo)體層的底 部和凹陷的隔離區(qū)之間；和第二介電材料，第二介電材料填充空隙。

附圖說明

為協(xié)助讀者達到最佳理解效果，建議在閱讀本揭露時同時應(yīng)閱讀以下具體描述。應(yīng)理解的是，根據(jù)工業(yè)中的常規(guī)標準，各種特征并未按比例示出。事實上，為更清楚地論述，各種特征尺寸可任意地增大或減小。

圖1是根據(jù)本揭露的一個或多個方面制造FinFET組件或其部分的方法的流程圖；

圖2A、3、4A、5A、6A、7A、8、9、10A、11A、12A、13A和14-18是根據(jù)圖1所示的方法方面，組件200的實施例的等距視圖；和

圖2B、4B、5B、6B、7B、10B、11B、12B和13B是根據(jù)圖1所示的方法方面，對應(yīng)于上述各自的等距視圖，組件200的實施例的截面圖。

具體實施方式

本說明書提供了數(shù)個不同的實施方法或?qū)嵤├?，可用于實現(xiàn)本發(fā)明的不同特征。以下所描述的組件和裝置的具體示例用以簡化本揭露。當然，這些只是示例并且旨在不局限于此。例如，以下所描述的在第二特征之上或在第二特征上形成第一特征，則包含了以直接接觸的方式形成所述第一和第二特征的實施例，并且也包含了在所述第一和第二特征之間形成附加特征的實施例，而這樣的所述第一和第二特征可以不是直接接觸的。另外，本揭露在不同示例中可重復(fù)參考數(shù)字和/或參考字母。所述重復(fù)的目的在于簡明及清楚，但其本身不決定所描述的實施例和/或構(gòu)造之間的關(guān)系。

此外，空間上的相關(guān)術(shù)語，例如“在…的下面”、“在…的下方”、“低于”、“在…的上方”和“上面”等，此處可用于簡單地描述如圖中所示的一個組件或特征相對于另一(多個)組件或另一(多個)特征的關(guān)系。所述空間上的相關(guān)術(shù)語旨在包含除了圖中所描述的方向外，還包含在使用或操作中的組件的不同方向。另外，裝置可被定向(旋轉(zhuǎn)90度或以其它方向定向)，并且此處所用的空間上的相關(guān)描述符號可同樣作相應(yīng)地說明。

還應(yīng)注意的是本揭露所呈現(xiàn)的實施例以參照此處所用FinFET組件的多閘晶體管或鰭型多閘晶體管的形式示出。這種組件可包含P型金屬氧化物半導(dǎo)體FinFET組件或N型金屬氧化物半導(dǎo)體FinFET組件。FinFET組件可以是雙閘組件、三閘組件、整體組件、硅上絕緣(SOI)組件和/或其它構(gòu)造。常規(guī)技術(shù)的一可理解的是半導(dǎo)體組件的其它示例能夠用于本揭露的其它方面。例如，此處描述的一些實施例也可應(yīng)用與閘圍繞(GAA)組件、 歐米茄閘(Ω閘)組件或Pi閘(II閘)組件。

圖1示出的是制造半導(dǎo)體的方法100，制造半導(dǎo)體包含制造設(shè)置在板材上的具有無摻雜劑溝道的鰭。此處所使用的術(shù)語“無摻雜劑”材料是用于描述一種具有濃度約0cm^-3至約1x10¹⁷cm^-3的外在摻雜劑的材料(例如，半導(dǎo)體材料)。在一些示例中，此處所用的術(shù)語“零摻雜劑”可與具有相似含義的“無摻雜劑”交換使用。另外，在一些實施例中，此處所用的術(shù)語“零摻雜劑”和“無摻雜劑”可適用于板材區(qū)域、鰭區(qū)域或非人為摻雜(例如，通過離子注入工藝、擴散工藝或其它摻雜工藝而形成的非人為摻雜)的其它區(qū)域。如下所述，電子組件溝道中摻雜劑的存在可導(dǎo)致載體在有源電子組件中分散，由此在很大程度上降低了電子組件的性能。如下所述，具有在實質(zhì)上無摻雜劑的外延生長的零摻雜溝道區(qū)域的電子組件，例如FinFET電子組件，在很大程度上改善了電子組件的性能(例如，增加了電子組件運行中的電流)。此處所用的“摻雜劑”或“外在摻雜劑”用于描述可引入至半導(dǎo)體晶格中的雜質(zhì)(例如，B、P、As等)，從而改變半導(dǎo)體的電學(xué)性能。例如，N型雜質(zhì)可用于一種形成N型材料的半導(dǎo)體，和P型雜質(zhì)可用于一種形成P型材料的半導(dǎo)體。應(yīng)理解的是，所述方法100包含了具有互補金屬氧化物半導(dǎo)體(CMOS)的技術(shù)工藝流程特征的步驟，并且因此此處只做簡要描述。其它步驟可在方法100前、后和/或期間實施。

圖2A、3、4A、5A、6A、7A、8、9、10A、11A、12A、13A和14-18是根據(jù)圖1所示的方法100的各階段，半導(dǎo)體組件200的實施例的等距視圖。圖2B、4B、5B、6B、7B、10B、11B、12B和13B是根據(jù)圖1所示的方法100的各階段，對應(yīng)于上述各自的等距視圖，半導(dǎo)體組件200的實施例的截面圖。應(yīng)理解的是半導(dǎo)體組件200可通過CMOS技術(shù)工藝制作而成，并且因此一些工藝在此處只作簡要描述。另外，半導(dǎo)體組件200可包含各種其它組件和結(jié)構(gòu)，例如組件(例如附加晶體管、雙極面結(jié)型晶體管、電阻器、電容、電感器、二極管、熔斷器、靜態(tài)隨機接入存儲器(SRAM)和/或其它邏輯電路等)的其它類型。但為了更好地理解本揭露而將其簡化。在一些實施例中，半導(dǎo)體組件200包含了可以互連的多個半導(dǎo)體組件(例如，晶體管)，其包含PFETs、NFETs等。此外，應(yīng)理解的是方法100的工藝步驟(包含參照圖2-18所給出的描述)僅是示范性的，并且旨在不局限于下列權(quán)利要求中所特別描述的范圍。

方法100始于方框102，即提供襯底。參照圖2中的示例，在方框102的實施例中，提供了襯底202。在一些實施例中，襯底202可以是半導(dǎo)體襯底，例如硅襯底。襯底202可包含各種層，其包含形成在半導(dǎo)體襯底上的傳導(dǎo)層和絕緣層。根據(jù)設(shè)計所需，襯底202可包含本領(lǐng)域所熟知的各種摻雜構(gòu)造。襯底202還可包含其它半導(dǎo)體，例如鍺、碳化硅 (SiC)、鍺化硅(SiGe)或金剛石。作為選擇，襯底202可包含化合物半導(dǎo)體和/或合金半導(dǎo)體。此外，襯底202可任意地包含外延層(epi層)，其用于應(yīng)對提高性能，也可包含硅上絕緣(SOI)結(jié)構(gòu)，和/或其它具有適合的精進結(jié)構(gòu)。

方法100然后進入至方框104，即實施APT布植。參照圖2A和2B中的示例，示出了方框104的實施例。在一些實施例中，實施第一光刻(照片)步驟以圖案化P型抗穿通(anti-punch through,APT)區(qū)域204。例如，在一些實施例中，實施第一照片步驟可包含在襯底202上形成光阻層(光阻)，將光阻暴露至圖案(例如，P型APT布植屏蔽)，實施顯影后烘烤工藝，并且發(fā)展所述光阻以形成圖案化光阻層208。如圖2A所示，在形成圖案化光阻層208之后，在襯底202的P型APT區(qū)域206中實施離子布植工藝212，同時N型APT區(qū)域204保持由光阻層208屏蔽。例如，通過離子布植工藝212而布植進入至P型APT區(qū)域206中的P型摻雜劑可包含硼、鋁、鎵、銦或其它P型受體材料。在離子布植工藝212之后，例如，可通過溶劑、光阻剝離液、灰化或其它適合的技術(shù)而移除光阻層208。其后，在一些實施例中，實施第二照片步驟，其中第二照片技術(shù)可包含在襯底202上形成光阻層，將光阻暴露至圖案(例如，N型APT布植屏蔽)，實施顯影后烘烤工藝，并且發(fā)展所述光阻以形成圖案化光阻層210。如圖2B所示，在形成圖案化光阻層210之后，在襯底202的N型APT區(qū)域204中實施離子布植工藝214，同時P型APT區(qū)域206保持由光阻層210屏蔽。例如，通過離子布植工藝214而布植進入至N型APT區(qū)域204中的N型摻雜劑可包含砷、磷、銻或其它N型施體材料。在離子布植工藝214之后，例如，可通過溶劑、光阻剝離液、灰化或其它適合的技術(shù)而移除光阻層210。應(yīng)理解的是，第一和第二照片步驟可以任意順序?qū)嵤?，N型APT區(qū)域204可在P型APT區(qū)域206之前布植。此外，在各種實施例中，APT布置可具有高摻雜劑濃度，例如，在約1x10¹⁸cm^-3和1x10¹⁹cm^-3之間。如下所述，由于在APT布植襯底上存在后續(xù)形成的介電層，其用于防止摻雜劑擴散，所以這種高APT摻雜劑濃度可被更好地利用。

在形成FinFET鰭結(jié)構(gòu)之前實施APT布植工藝212、214，可避免FinFET鰭損壞和組件劣化。例如，以下將描述，在現(xiàn)有的半導(dǎo)體工藝流程中，通過FinFET鰭組件而實施離子布植工藝(例如，APT離子布植工藝)，這可造成鰭組件損壞，包含對FinFET溝道區(qū)域造成損壞，其可導(dǎo)致載體散射并且因此而降低組件性能。盡管高溫退火可用于試圖移除這種缺陷(也用于摻雜劑活化)，但卻不能移除由于離子布植而造成的所有缺陷，并且襯底(或鰭組件)可因此而不能回復(fù)至其離子布植之前的狀態(tài)。此外，通過FinFET鰭組件的摻雜劑布植可造成不均勻的摻雜輪廓，其包含分布在FinFET溝道區(qū)域內(nèi)的摻雜 劑。本領(lǐng)域所熟知的是，在組件溝道中增加摻雜濃度可由于離子布植濺射而導(dǎo)致增加組件的移動性。

本揭露的實施例在現(xiàn)有技術(shù)的基礎(chǔ)上提供了有益效果，但應(yīng)理解的是，其它實施例可提供不同的有益效果，并且此處所描述的有益效果并不都是必要的，而且沒有特殊的有益效果能用于所有的實施例。例如，此處所描述的實施例包含用于防止半導(dǎo)體組件劣化的方法和結(jié)構(gòu)，所述劣化由于離子布植工藝(例如APT離子布植工藝)，包含形成缺陷和引入溝道雜質(zhì)而產(chǎn)生。在一些實施例中，在形成FinFET鰭組件之前(如下所述)布植N型APT區(qū)域204和/或P型APT區(qū)域206(如上所述)。因此，避免了APT離子布植發(fā)生劣化。在一些實施例中，如下所述，在APT布植襯底上形成外延生長的零摻雜劑溝道層。此外，在各種實施例中，外延生長的零摻雜劑溝道層通過氧化層與APT布植襯底分離，其用于防止APT摻雜劑擴散。由于氧化阻礙層的這種有益效果，APT布植可具有高摻雜劑濃度，例如，在約1x10¹⁸cm^-3和1x10¹⁹cm^-3之間。在一些實施例中，由于外延生長的零摻雜劑溝道層基本上沒有摻雜劑，所以減輕了載體溝道濺射，并且改進了組件的移動性和驅(qū)動電流。在各種實施例中，零摻雜劑溝道層(和有源組件溝道)具有小于1x10¹⁷cm^-3的摻雜劑濃度。在一些工藝(包含將氧化的SiGe層用于防止擴散)中，SiGe層可以不被完全氧化，其造成Ge殘余而不利于組件的性能。因此，如下所述，本揭露的實施例進一步提供了用于完全氧化SiGe層的方法，同時也提供了在不損壞FinFET高度或?qū)挾鹊那闆r下減少和/或消除如上Ge殘余的方法。另外，應(yīng)注意的是此處所描述的方法和結(jié)構(gòu)可用于NFET或PFET組件。此外，雖然此處所描述的主要針對于FinFET組件，但本揭露中所涉及的本領(lǐng)域常規(guī)技術(shù)之一應(yīng)知曉：此處所描述的方法和結(jié)構(gòu)在不背離本揭露范圍的情況下可同樣應(yīng)用于組件的其它類型。另外，在閱讀本揭露的同時，本領(lǐng)域技術(shù)人員可容易地理解其它實施例和有益效果。

參照圖1，方法100然后進入至方框106，即生長一個或多個外延層。同時參照圖3中的示例，在方框106的實施例中，外延層302形成在APT布植襯底202上，并且外延層304形成在外延層302上。在一些實施例中，外延層302具有范圍在約2-10nm的厚度。在一些實施例中，外延層304具有范圍在約30-60nm的厚度。例如，層302、304的外延生長可通過分子束外延(MBE)工藝、金屬有機化學(xué)蒸鍍(MOCVD)工藝和/或其它適合的外延生長工藝實施。在一些實施例中，外延生長層302、304具有與襯底202相同的材料。在一些實施例中，外延生長層302、304具有不同于襯底202的材料。在至少一些示例中，外延層302包含外延生長的鍺化硅(SiGe)層，并且外延層304包含外延生長的硅(Si)層。作為選擇，在一些實施例中，外延層302、304任意一個可包含(例如鍺) 的其它材料；(例如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)的化合物半導(dǎo)體；(例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP)的合金半導(dǎo)體，或其組合。在各種實施例中，外延層302、304基本上為無摻雜劑(即，具有約從0cm^-3至1x10¹⁷cm^-3的外在摻雜劑濃度)，其中例如，在外延生長工藝中沒有實施故意摻雜步驟。如下更詳細的描述，外延生長的零摻雜劑外延層304可用作后續(xù)形成FinFET組件的溝道區(qū)域。因此，通過FinFET溝道的載體散射對于FinFET組件(包含此處所描述的實質(zhì)上為無摻雜劑的外延生長的零摻雜劑外延層304)來說可大幅度地減少。

在各種實施例中，外延層302具有第一氧化速率，并且外延層304具有低于第一外延速率的第二外延速率。例如，在(外延層302包含SiGe并且外延層304包含Si)的實施例中，外延層304中Si的氧化速率低于外延層302中SiGe的氧化速率。在后續(xù)氧化工藝期間(在形成FinFET鰭組件之后)，如下所述，鰭組件包含外延層302的部分可完全被氧化，同時只有鰭組件包含外延層304的側(cè)壁部分可被氧化。在一些實施例中，例如，鰭組件中外延層302的完全被氧化的部分用于在APT摻雜劑布植進入襯底202之前防止APT摻雜劑擴散，從而使APT摻雜劑將不會擴散至后續(xù)形成的FinFET溝道中。同樣，在一些實施例中，鰭組件中外延層304的被氧化的側(cè)壁用于在形成FinFET溝道的同時微調(diào)整鰭組件的形狀。

同樣在圖3所示的示例中，硬質(zhì)屏蔽(HM)層306可形成在外延層304上。在一些實施例中，HM層306包含氧化物層308(例如，可包含SiO₂的墊片氧化物層)和形成在氧化層物308上的氮化物層310(例如，可包含Si₃N₄的墊片氮化物層)。在一些示例中，氧化層308可包含熱生長的氧化物、CVD沉積的氧化物和/或ALD沉積的氧化物，氮化物層310可包含由CVD或其它適合的技術(shù)沉積而成的氮化物層。例如，氧化物層308可具有在約5nm和約40nm之間的厚度。在一些實施例中，氮化物層310可具有在約20nm和約160nm之間的厚度。

方法100然后進入至方框108，即形成用于后續(xù)FinFET形成的鰭組件。參照圖4A和4B中的示例，在方框108的實施例中，形成從襯底202延伸的多個鰭組件402。在各種實施例中，鰭組件402中的每一個包含從襯底202處形成的襯底部分202A、從外延層302處形成的第一外延層302A、從外延層304處形成的第二外延層304A和從HM層處形成的HM層部分306A(包含氧化物層部分308A和氮化物層部分310A)。

與襯底202一樣，鰭402可包含硅或另一元素(例如鍺)半導(dǎo)體；(例如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)的化合物半導(dǎo)體；(例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP)的合金半導(dǎo)體，或其組合。鰭402可采用核實 的工藝(包含光刻和蝕刻工藝)制作而成。光刻工藝可包含在襯底202上(例如，在圖3中的HM層306上)形成光阻層，將光阻暴露至圖案，實施顯影后烘烤工藝，并且發(fā)展所述光阻以形成具有光阻的屏蔽組件。在一些實施例中，圖案化所述光阻以形成屏蔽組件可采用電子束(e-束)光刻技術(shù)而實施。然后，屏蔽組件可用于保護襯底202的區(qū)域和由此而形成的層，同時，在未保護的區(qū)域中用蝕刻工藝形成穿過HM層306、穿過外延層302、304并且進入至襯底202的溝道404，由此而留下多個延伸的鰭402。溝道402可采用干蝕刻(例如，反應(yīng)離子蝕刻)、濕蝕刻和/或其它適合的工藝蝕刻而成。也可采用形成所述鰭方法的許多其它實施例。如下更詳細地描述，在一些實施例中，第二外延層部分304A可用作FinFET組件溝道。另外，由于第二外延層部分304A是零摻雜劑的，并且如下所述在組件制造的過程中一直保持零摻雜劑，所以FinFET溝道區(qū)域因此而基本上保持了無摻雜劑。因此，根據(jù)本揭露的實施例，減輕了FinFET載體溝道散射，并且改進了組件的移動性和驅(qū)動電流。

如圖4A和4B所示，鰭402的側(cè)壁，特別是第二外延層部分304A，基本上是垂直的。在各種實施例中，這種垂直的鰭輪廓改進了FinFET的組件性能。在某些情況下，形成鰭402，最初可使鰭402具有楔形形狀。然而，在一些實施例中，如下所述，可采用后續(xù)實施的氧化工藝以調(diào)整鰭402的輪廓并且由此而形成垂直的側(cè)壁。

方法100然后進入至方框110，即實施修整工藝。參照圖4A/5A中的示例，在方框110的實施例中，修整第一外延層部分302A以形成修整后的外延層部分302B。在各種實施例中，如下所述。形成修整后的外延層部分302B確保在后續(xù)的氧化工藝期間外延層部分302B能夠完全地被氧化。例如，在外延層302包含SiGe的實施例中，修整后的外延層部分302B也同樣可包含SiGe。因此，在后續(xù)的氧化工藝期間，所述SiGe修整后的外延層部分302B將完全地被氧化。在一些實施例中，用于形成修整后的外延層部分302B的修整工藝包含例如濕蝕刻工藝的蝕刻工藝。例如，用于修整工藝的蝕刻劑可包含硫酸(H₂SO₄)和過氧化氫(H₂O₂)的混合物(稱為過氧化硫混合物(SPM))、氫氧化銨(NH₄OH)、H₂O₂和水(H₂O)的混合物(稱為過氧化銨混合物(APM))、NH₄OH和H₂O₂的混合物、H₂O₂和/或其它本領(lǐng)域熟知的蝕刻劑。作為選擇，在一些實施例中，修整工藝可包含干蝕刻工藝或干/濕蝕刻工藝的組合。

方法100然后進入至方框112，，即實施氧化工藝。參照圖5A/6A和5B/6B中的示例，在方框112的實施例中，組件200暴露至氧化工藝，所述工藝完全氧化多個鰭組件402中的每一個的修整后的外延層部分302，從而形成被氧化層302C。在一些實施例中，被氧化層302C(例如，可包含SiGe氧化層)具有范圍在約5-20nm的厚度。在各種實施 例中，氧化工藝也可在一個或多個襯底202、襯底部分202A、第二外延層部分304A和HM層部分306A上形成氧化物層602。在一些示例中，氧化工藝可實施為將原件200暴露至濕氧化工藝、干氧化工藝或其組合。在至少一些實施例中，組件200在壓強約1ATM、溫度范圍在約400-600℃，并且時間在約0.5-2小時的情況下，采用水蒸氣或水流作為氧化劑而使其暴露至濕氧化工藝。應(yīng)理解的是此處所提供的氧化工藝環(huán)境只是示范性的，并且旨在不局限于此。如圖6A/6B所示，氧化工藝也同時氧化第二外延層部分304A的側(cè)壁304SW(例如，而不是氧化第二外延層部分304A的全部)。在一些實施例中，提供側(cè)壁304SW的氧化可調(diào)整鰭402的輪廓，例如，減小和/或調(diào)整鰭402之前形成的楔形輪廓(例如，在方框108處形成鰭組件之后)。

如上所述，在一些實施例中，第一外延層部分302A(和修整后的外延層部分302B)可包含具有第一氧化速率的材料，并且第二外延層部分304A可包含具有第二氧化速率的材料，其中第二氧化速率低于第一氧化速率。例如，在(第一外延層部分302A(和修整后的外延層部分302B)包含SiGe，并且第二外延層部分304A包含Si)的實施例中，較高的SiGe氧化速率(即，與Si相比)確保SiGe層(即，修整后的外延層部分302B)能夠完全被氧化，同時，只有Si層的側(cè)壁部分(即，第二外延層部分304A)被氧化。應(yīng)理解的是，上述多個材料中的任意一種均可選作用于第一和第二外延層部分302A和304A，只要第二外延層部分304的氧化速率低于低于第一外延層部分302A的氧化速率(并且低于修整后的外延層部分302B的氧化速率)。以這種方式，鰭組件402中每一個的完全被氧化層302C用于防止APT摻雜劑在布植進入襯底202之前擴散，同時，呈現(xiàn)出襯底部分202A直接低于被氧化層302C。因此，在各種實施例中，被氧化層302C用于防止襯底部分202A中的APT摻雜劑擴散進入至第二外延層部分304A中，同時用作后續(xù)形成FinFET組件的溝道區(qū)域。此外，在一些實施例中，通過調(diào)整在第二外延層部分304A的側(cè)壁304SW上的氧化，鰭402的輪廓也可被調(diào)整。本領(lǐng)域技術(shù)人員還應(yīng)理解的是，根據(jù)所希望的給出組件的設(shè)計、工藝技術(shù)或其它工藝條件，可以選擇氧化工藝環(huán)境從而使鰭402調(diào)整為任意多個輪廓。

返回至對氧化修整后的外延層部分302B的描述，其中修整后的外延層部分302包含SiGe，應(yīng)理解的是，再給出的SiGe層中，相比較Si來說Ge的氧化相對更復(fù)雜。因此，如上所述，在氧化工藝期間，修整后的外延層部分302B中的部分材料(例如，Ge)可擴散進入至第二外延層部分304A和襯底部分202A中的一個或二者中，從而形成殘余材料部分302R。在各種實施例中，殘余材料部分302R包含非氧化的Ge殘余和/或僅部分被氧化的Ge。在各種示例中，對于后續(xù)制造FinFET組件來說，殘余材料部分302R 中的這種殘余Ge(和第二外延層部分304A中殘余材料部分302R中個別殘余的Ge)呈現(xiàn)出可靠度問題。因此，所希望的是移除殘余材料部分302R中殘余的Ge，尤其是對于第二外延層部分304A來說，因為第二外延層部分304A將用作后續(xù)制造組件的組件溝道。因此，如下所述，在不損壞鰭402高度和/或鰭402寬度的情況下，本揭露的實施例提供了移除這種Ge殘余的方法，同時也用于改進FinFET組件的性能。

方法100然后進入至方框114，即實施氧化物蝕刻工藝。在方框114的實施例中，組件200可暴露至蝕刻工藝，所述蝕刻工藝用于從襯底202、襯底部分202A、第二外延層部分304A(例如，側(cè)壁304SW)和HM層部分306A的一或更多中移除氧化物層602。在一些實施例中，蝕刻工藝也可移除被氧化層302C的一部分。在一些實施例中，氧化物蝕刻工藝包含濕蝕刻工藝，其中用于濕蝕刻的蝕刻劑可包含氫氟酸(HF)(例如，HF重量占H₂O重量的49％)和去離子(DI)H₂O的稀釋混合物，其中HF:H₂O的比約為1:50、約為1:100或其它適合的比例。作為選擇，在一些實施例中，蝕刻工藝可包含干蝕刻工藝或干/濕蝕刻工藝的組合。

方法100然后進入至方框116，即沉積襯墊層并使其退火。參照圖6A/7A和6B/7B中的示例，在通過方框114中的氧化蝕刻工藝和方框116中的一個實施例而移除氧化物層602之后，襯墊層702然后可沉積在組件200上并且進入至溝道404中。在一些實施例中，襯墊層702包含由CVD或其它適合技術(shù)沉積而成的氮化硅。在一些實施例中，襯墊層702可包含另一材料，例如氮氧化硅、氧化鋁(Al₂O₃)、氮化鋁(AlN)、氮氧化鋁(AlON)和/或本領(lǐng)域熟知的其它適合的材料。在各種實施例中，選擇用于襯墊層702的材料包含通過濕蝕刻工藝能夠容易移除的材料。在一些示例中，選擇用于襯墊層702的材料包含具有阻止氧化能力(例如，在退火工藝期間阻止退火)的材料。在一些實施例中，由于氧化物層602在方框114中被完全地移除，所以沉積后的襯墊層702可至少直接與第二外延層部分304A、被氧化層302C和襯底部分202A接觸，如圖7A/7B所示。例如，襯墊層702可具有在約3nm和約8nm之間的厚度。在一些實施例中，在形成襯墊層702之后，組件200可經(jīng)受退火工藝以從其移除缺陷并且改進襯墊層702的質(zhì)量。例如，在一些實施例中，可在溫度約750℃-1050℃，時間約30s-30min的情況下退火襯墊層702。在各種實施例中，可在壓強約1ATM的情況下退火襯墊層，并且在一些情況下，在氮氣(N₂)環(huán)境下實施。

方法100然后進入至方框118，即形成隔離區(qū)。參照圖7A/7B、8和9中的示例，在方框118的實施例中，形成多個隔離區(qū)902(圖9)。在一些實施例中，多個隔離區(qū)902可包含多個淺溝道隔離(STI)結(jié)構(gòu)。例如，在一些實施例中，介電層802(圖8)首先沉積在襯 底202上，用介電層802填充溝道404。在一些實施例中，介電層802可包含SiO₂、氮化硅、氮氧化硅、氟摻雜硅酸鹽玻璃(FSG)、低介電材料、其組合和/或本領(lǐng)域熟知的其它適合的材料。在各種示例中，介電層802可通過CVD工藝、低氣壓CVD(SACVD)工藝、可流動CVD工藝、ALD工藝、PVD工藝或其它適合的工藝沉積而成。在一些實施例中，在沉積介電層802之后，退火組件200以改進介電層802的質(zhì)量。在一些實施例中，氧化物領(lǐng)域、LOCOS結(jié)構(gòu)和/或其它適合的隔離結(jié)構(gòu)可附加地或可選擇地布植在襯底上和/或布植在襯底內(nèi)。然而，其它實施例也是可能的。例如，在一些實施例中，介電層802(和后續(xù)形成的隔離區(qū)902)可包含多層結(jié)構(gòu)，例如，具有一個或多個襯墊層。在沉積介電層802之后，例如，通過CMP工藝使沉積后的介電層802變薄并且研磨所述沉積后的介電層802。參照圖9，其中示出的是組件200在中間工藝階段，即實施CMP工藝以移除介電層802多余的材料，研磨組件200的頂面，并且由此而形成隔離區(qū)902。在一些實施例中，隔離區(qū)902構(gòu)造為隔離鰭活性區(qū)域(例如，第二外延層部分304A)。

參照圖8和9，并且在一些實施例中，用于研磨組件200頂面和形成隔離區(qū)902的CMP工藝也可用于從多個鰭組件402移除HM層部分306A。在一些實施例中，移除HM層部分306A包含移除氧化物層部分308A和氮化物層部分310A。移除HM層部分306A(包含移除氧化物層部分308A和氮化物層部分310A)可選擇性地通過采用適合的蝕刻工藝(例如，干或濕蝕刻)而實施。無論采用CMP工藝或蝕刻工藝，經(jīng)歷從鰭組件402中的每一個的頂部移除HM層部分306A后，則暴露了在鰭組件402中的每一個下方的第二外延層部分304A。

方法100然后進入至方框120，即使隔離區(qū)凹陷。參照圖9和10A/10B中的示例，在方框120的實施例中，使圍繞鰭組件402的隔離區(qū)902凹陷，以橫向地暴露鰭組件402的上部分402A。在一些實施例中，凹陷工藝可包含干蝕刻工藝、濕蝕刻工藝和/或其組合。例如，凹陷工藝可包含干性無離子凹陷工藝，所述工藝采用反應(yīng)氣體或反應(yīng)氣體組合(例如HF+NH₃、NF₃+NH₃和/或其它適合的反應(yīng)氣體)。在一些實施例中，干性無離子凹陷工藝采用氣體化學(xué)蝕刻系統(tǒng)(其可通過Tokyo Electron Limited,Tokyo,Japan公司獲得)而實施。在一些實施例中，干性無離子凹陷工藝采用系統(tǒng)(其可通過Applied Materials,Inc.,Santa Clara,CA公司獲得)而實施。在一些示例中，凹陷工藝可包含濕蝕刻，其采用氫氟酸(HF)(例如，HF重量占H₂O重量的49％)和去離子(DI)H₂O的稀釋混合物而實施，其中HF:H₂O的比約為1:50、約為1:100或其它適合的比例。

在一些實施例中，控制凹陷深度(例如，通過控制蝕刻時間)以得到鰭組件402已暴露的上部分402A的所需高度“H”。如圖10B所示，例如，多個鰭402中的每一個具有 高度“H_FIN”和寬度“W_FIN”，其在方框108中的形成鰭組件期間界定至少一部分。在一些示例中，鰭高度“H_FIN”可在約30nm-60nm之間(例如，其由外延層304的厚度而界定)，并且鰭寬度“W_FIN”可在約4nm-10nm之間(例如，其由方框108中的形成鰭工藝期間而界定)。在各種實施例中，控制隔離區(qū)902的凹陷深度，從而確定已凹陷的隔離區(qū)902的頂面904在水平面402BP上延水平面設(shè)置，其中水平面402BP由鰭底面402B界定。因此，在這種實施例中，鰭402已暴露的上部分402A的高度“H”可小于鰭高度“H_FIN”(例如，小于在約30nm-60nm之間)。在一些實施例中，控制隔離區(qū)902的凹陷深度，從而使已凹陷的隔離區(qū)902的頂面904延水平面設(shè)置，所述水平面與由鰭底面402B界定的水平面402BP基本上共面。因此，在這種實施例中，鰭402已暴露的上部分402A的高度“H”與鰭高度“H_FIN”基本上相同(例如，基本上在約30nm-60nm之間)。因此，總體來說，已凹陷的隔離區(qū)902的頂面904可與平面402BP對齊或也可在平面402BP之上(所述平面402BP由鰭底面402B界定)。通過控制此處所描述的已凹陷的隔離區(qū)902的高度，可避免所不希望的寄生電容。此外，減少和/或避免這種寄生電容，可避免高質(zhì)量AC組件性能的損失(例如，由于減小的RC延遲而造成的損失)。

方法100然后進入至方框122，即蝕刻襯墊層。參照圖10A/10B和11A/11B中的示例，在方框122的實施例中，蝕刻襯墊層702以暴露第二外延層部分304A中殘余材料部分302R的殘余Ge。在一些實施例中，用于蝕刻襯墊層702的工藝可包含濕蝕刻工藝、干蝕刻工藝和/或其組合。在一些實施例中，襯墊層702可采用實施加熱的磷酸(H₃PO₃)的濕蝕刻工藝而被蝕刻。然而，在一些實施例中，在不背離本揭露的范圍的情況下，其它濕和/或干蝕刻劑也可用于蝕刻襯墊層702。此外，在一些實施例中，蝕刻工藝(例如，襯墊層702的蝕刻工藝)可包含過蝕刻工藝，其可導(dǎo)致形成鄰接于第二外延層部分304A的空隙1102，所述第二外延層部分304A暴露了其中殘余材料部分302R的殘余Ge。在一些實施例中，過蝕刻工藝也可暴露鰭底面402B的至少一部分。在一些實施例中，襯墊層702可被過蝕刻約2nm-6nm。在一些示例中，過蝕刻工藝還可包含蝕刻被氧化層302C的蝕刻劑，甚至由此而蝕刻更多的鰭底面402B。在一些情況下，被氧化層302C也可采用蝕刻襯墊層702所用的相同蝕刻劑。在一些實施例中，被氧化層302C可采用不同于蝕刻襯墊層702所用的蝕刻劑。在一些示例中，蝕刻劑是選擇性的，即僅可蝕刻襯墊層702而不能蝕刻被氧化層302C。因此，在蝕刻襯墊層702之后，暴露了第二外延層部分304A中殘余材料部分302R的殘余Ge，并且可被隨后移除。

應(yīng)注意的是，至少在一些現(xiàn)有的方案中，為了暴露這種殘余材料部分302R中的殘余Ge(例如，在第二外延層部分304A中)，則有必要使隔離區(qū)902凹陷，從而使已凹陷 的隔離區(qū)902的頂面904低于由鰭底面402B所界定的平面402BP(圖10B)。這可導(dǎo)致由于如上所述的計生電容的產(chǎn)生而使隨后制造的組件的AC性能降低。此外，通過在形成隔離區(qū)902之前形成襯墊層702，本揭露的實施例有助于避免產(chǎn)生如上問題。特別是，如上所述，包含了襯墊層702的本揭露實施例確保了已凹陷的隔離區(qū)902的頂面904保持與由鰭底面402B界定的平面402BP基本上對齊或在其之上(避免降低高效的AC性能)，同時也提供了經(jīng)由用于襯墊層702的蝕刻和/或過蝕刻，在鰭底面402處和/或鄰接于鰭底面402B處暴露殘余材料部分302R的殘余Ge。

方法100然后進入至方框124，即清理殘余Ge。參照圖11A/11B和12A/12B中的示例，在方框124的實施例中，可通過方框122中蝕刻襯墊層702所用的蝕刻工藝而移除暴露的殘余Ge。在一些實施例中，用于清理Ge殘余的所述工藝可包含濕蝕刻工藝、干蝕刻工藝和/或其組合。在一些實施例中，暴露的Ge殘余采用以下一種清理(即，蝕刻或移除)：硫酸(H₂SO₄)和過氧化氫(H₂O₂)的混合物(稱為過氧化硫混合物(SPM))、氫氧化銨(NH₄OH)、H₂O₂和水(H₂O)的混合物(稱為過氧化銨混合物(APM))、NH₄OH和H₂O₂的混合物、H₂O₂和/或其它本領(lǐng)域熟知的蝕刻劑。作為選擇，在一些實施例中和在方框122中所實施的過蝕刻中的至少一部分中，可從殘余材料部分302R中移除殘余Ge，也可從鰭底面402B的至少一部分中移除殘余Ge。因此，根據(jù)此處所述的實施例，清理殘余Ge改進了后續(xù)制造的FinFET組件的性能。

方法100然后進入至方框126，即形成虛擬柵極堆棧。參照圖13A/13B中的示例，在方框126的實施例中，形成介電層1302。在一些實施例中，介電層1302沉積在襯底202和鰭402上，包含在相鄰的鰭402之間的溝道內(nèi)。在一些實施例中，介電層1302可包含SiO₂、氮化硅、高介電系數(shù)材料或其它適合的材料。在各種示例中，介電層1302可通過CVD工藝、低氣壓CVD(SACVD)工藝、可流動CVD工藝、ALD工藝、PVD工藝或其它適合的工藝沉積而成。例如，介電層1302通過后續(xù)工藝(例如，后續(xù)形成的虛擬柵極堆棧)可用于防止鰭組件402損壞。

現(xiàn)參照圖14中的示例，在方框126的另一實施例中，繼續(xù)進行柵極堆棧。例如，在一些實施例中，形成柵極堆棧1402并且形成設(shè)置在柵極堆棧1402側(cè)壁上的側(cè)壁墊片1404。在一個實施例中，柵極堆棧是虛擬柵極堆棧。然而，在方法100的一些實施例中，柵極堆棧1402可以是高介電系數(shù)/金屬柵極堆棧。一下將參照替換柵極工藝描述方法100，本領(lǐng)域技術(shù)人員將容易地理解此處所描述的方法和結(jié)構(gòu)也同樣應(yīng)用與柵極優(yōu)先工藝。在一些示例中，柵極優(yōu)先工藝包含在形成源極/漏極之前或在活化源極/漏極摻雜劑之前形成柵極堆棧。僅作為示例，柵極優(yōu)先工藝可包含柵極介電質(zhì)和金屬柵極沉積，其 在用于界定柵極臨界尺寸的柵極堆棧蝕刻工藝之后進行。在柵極優(yōu)先工藝的一些實施例中，形成柵極堆棧可在形成源極/漏極(其包含摻雜源極/漏極區(qū)域)之后進行，并且在一些示例中其在活化源極/漏極摻雜劑之后進行。

在采用柵極后續(xù)工藝的一些實施例中，柵極堆棧1402是虛擬柵極堆棧，并且將在組件200的隨后工藝階段中被最終柵極堆棧所代替。特別是，柵極堆棧1402可在后續(xù)工藝階段中被高介電系數(shù)層(HK)和金屬柵極電極(MG)所代替。在一些實施例中，柵極堆棧1402形成在襯底202上，并且至少部分設(shè)置在鰭組件402上。另外，在各種實施例中，柵極堆棧1402形成在介電層1302上，其在形成柵極堆棧1402之前形成如上沉積。在一些實施例中，柵極堆棧1402包含介電層1406、電極層1408和硬質(zhì)屏蔽1410，所述硬質(zhì)屏蔽1410可包含氧化物層1412和形成在氧化物層1412上的氮化物層1414。在一些實施例中，柵極堆棧1402通過各種工藝步驟(例如層沉積、圖案化、蝕刻和其它適合的工藝步驟)而形成。在一些示例中，層沉積工藝包含CVD(其包含低壓CVD和等離子增強CVD)、PVD、ALD、熱氧化、e-束蒸發(fā)、或其它適合的沉積技術(shù)，或其組合。在一些實施例中，圖案化工藝包含平版印刷技術(shù)(例如，光刻或e-束平板印刷)，其還可包含光阻涂覆(例如，旋涂式涂覆)、軟烘焙、屏蔽校準、暴露、顯影后烘烤、光阻發(fā)展、漂洗、干化(例如，旋涂式干化和/或硬質(zhì)烘焙)、其它適合的平版印刷技術(shù)和/或其組合。在一些實施例中，蝕刻技術(shù)科包含干蝕刻(例如，RIE蝕刻)、濕蝕刻和/或其它蝕刻方法。

在一些實施例中，柵極堆棧1402的介電層1406包含氧化硅。可選擇地或另外一種情況，柵極堆棧1402的介電層1406可包含氮化硅、高介電系數(shù)材料或其它適合的材料。在一些實施例中，柵極堆棧的電極層1408可包含多晶硅(多晶硅(polysilicon))。在一些實施例中，硬質(zhì)屏蔽1410的氧化物層1412包含墊片氧化物層，其包含SiO₂。在一些實施例中，硬質(zhì)屏蔽1410的氮化物層1414包含墊片氮化物層，其包含Si₃N₄、氮氧化硅或碳化硅。

在各種實施例中，側(cè)壁墊片1404設(shè)置在柵極堆棧1402的側(cè)壁上。側(cè)壁墊片1404可包含例如氧化硅、氮化硅、碳化硅、氮氧化硅或其組合的介電材料。在一些實施例中，側(cè)壁墊片1404包含例如主要墊片側(cè)壁和襯墊層等的多層。例如，側(cè)壁墊片1404可通過在柵極堆棧1402上沉積介電材料和通過異向回蝕介電材料而形成。在一些實施例中，回蝕工藝(例如，用于形成墊片的回蝕工藝)可包含多步驟蝕刻工藝用以改進蝕刻選擇性并且提供過蝕刻控制。在一些實施例中，在形成側(cè)壁墊片1404之前，實施離子布植工藝，從而在半導(dǎo)體組件200中形成少量摻雜漏極(LDD)結(jié)構(gòu)。在其它實施例中，這種LDD結(jié)構(gòu)可在形成側(cè)壁墊片1404之前，通過原位摻雜層的外延生長而形成。在一些實施例 中，可采用等離子摻雜(PLAD)以形成LDD結(jié)構(gòu)。同樣，在其它實施例中，在形成側(cè)壁墊片1404之后可實施離子布植工藝以形成LDD結(jié)構(gòu)。在一些實施例中，在形成LDD結(jié)構(gòu)之后，半導(dǎo)體組件200可經(jīng)受高溫預(yù)加熱工藝(退火)以消除缺陷并且活化摻雜劑(即，將摻雜劑置于替換的位置)。應(yīng)理解的是，根據(jù)各種實施例，預(yù)先布植的并且設(shè)置在襯底區(qū)域202A中的任何潛在的APT摻雜劑擴散(例如，由于高溫預(yù)加熱工藝而引起的)，將通過完全被氧化的層302C阻止其擴散進入至FinFET溝道區(qū)域(即，第二外延層部分304A)中。

在一些實施例中，仍參照圖14中的示例，在形成虛擬柵極堆棧(例如，柵極堆棧1402)之后，可回蝕介電層1302以形成介電區(qū)域1302A，并且由此而暴露鰭組件402沒有被柵極堆棧1402覆蓋的部分。在一些實施例中，回蝕介電層1302可包含濕蝕刻工藝、干蝕刻工藝、多步驟蝕刻工藝和/或其組合。因此，在形成柵極堆棧1402期間保留介電層1302，可有助于在這種工藝期間有效地保護鰭組件402。

100然后進入至方框128，即蝕刻鰭組件。參照圖14和15中的示例，在方框128的實施例中，可蝕刻在柵極堆棧1402任何一側(cè)(由于形成介電區(qū)域1302A而暴露的部分)上的鰭組件402的部分。鰭組件402的被蝕刻部分可包含在柵極堆棧1402任何一側(cè)上的源極/漏極區(qū)域1502、1504中的鰭組件402的部分。在一些實施例中，蝕刻鰭組件402的部分可采用干蝕刻工藝、濕蝕刻工藝和/或其組合而實施。此外，在一些實施例中，同樣也蝕刻在鰭組件402被蝕刻部分下方的氧化物區(qū)域部分，所述部分可包含(例如，鄰接于襯墊層702)的氧化物層302C。在一些實施例中，蝕刻在鰭組件402被蝕刻部分下方的氧化物區(qū)域暴露了底下的襯底區(qū)域202A。在各種實施例中，在鰭組件402被蝕刻部分下方而蝕刻氧化物區(qū)域(例如，氧化物層302C)可采用干蝕刻工藝、濕蝕刻工藝和/或其組合而實施，應(yīng)注意的是，在此處所描述的實施例中，氧化物層302C保留了現(xiàn)有的在下方的柵極堆棧1402，其有助于防止APT摻雜劑從襯底區(qū)域202A中擴散進入至組件溝道區(qū)域(即，由柵極堆棧1402覆蓋的第二外延層部分304A)。

方法100然后進入至方框130，即形成源極/漏極結(jié)構(gòu)。參照圖15和16中的示例，在方框130的實施例中，源極/漏極結(jié)構(gòu)1602、1604形成在源極/漏極區(qū)域1502、1504中。在一些實施例中，源極/漏極結(jié)構(gòu)1602、1604通過在源極/漏極區(qū)域1502、1504中外延生長半導(dǎo)體材料層而形成。在一些示例中，虛擬側(cè)壁墊片可在外延源極/漏極生長之前形成，并且在外延源極/漏極之后移除。另外，在一些實施例中，如上所述，主要側(cè)壁墊片可在外延源極/漏極生長之后形成。在各種實施例中，在源極/漏極區(qū)域1502、1504中生長的半導(dǎo)體材料層可包含Ge,Si,GaAs,AlGaAs,SiGe,GaAsP,SiP或其它適合的材 料。源極/漏極結(jié)構(gòu)1602、1604可在epi工藝期間原位摻雜。例如，在一些實施例中，外延生長SiGe源極/漏極結(jié)構(gòu)1602、1604可摻雜硼。在一些實施例中，外延生長Si epi源極/漏極結(jié)構(gòu)1602、1604可摻雜碳以形成Si:C源極/漏極結(jié)構(gòu)，摻雜磷以形成Si:P源極/漏極結(jié)構(gòu)，或者摻雜碳和磷兩者以形成SiCPU源極/漏極結(jié)構(gòu)。在一些實施例中，源極/漏極結(jié)構(gòu)1602、1604可以不在原位摻雜，并且可采用布置工藝來代替以摻雜源極/漏極結(jié)構(gòu)1602、1604。在各種實施例中，用于摻雜源極/漏極結(jié)構(gòu)1602、1604的摻雜量大于用于摻雜LDD結(jié)構(gòu)的摻雜量。在一些實施例中，形成源極/漏極結(jié)構(gòu)1602、1604可通過單獨的工藝順序而實施，所述順序?qū)?yīng)于N型和P型的源極/漏極結(jié)構(gòu)1602、1604中的每一個。在一些實施例中，在形成源極/漏極結(jié)構(gòu)1602、1604之后，實施epi退火工藝，即，使半導(dǎo)體組件200經(jīng)受高溫預(yù)加熱工藝。然而，如上所述，氧化物層(例如，氧化物層302C)，其保留在柵極堆棧1402的下方，在這種高溫預(yù)加熱工藝期間將阻止任何潛在的APT摻雜劑從襯底區(qū)域202A中擴散進入至組件溝道區(qū)域(即，由柵極堆棧1402覆蓋的第二外延層部分304A)中。

方法然后進入至方框132，即形成夾層介電質(zhì)(ILD)層并且移除虛擬柵極堆棧。參照圖16和17中的示例，在方框132的實施例中，ILD層1702形成在襯底202上。在一些實施例中，接觸蝕刻終止層(CESL)在形成ILD層1702之前形成在襯底202上。在一些示例中，CESL包含氮化硅層、氧化硅層、氮氧化硅層和/或本領(lǐng)域熟知的其它材料。CESL可通過等離子增強化學(xué)蒸鍍(PECVD)工藝和/或其它適合的沉積或氧化工藝而形成。在一些實施例中，ILD層1702包含以下材料：例如正硅酸乙酯(TEOS)氧化物、零摻雜硅玻璃或摻雜硅的氧化物，例如硼磷硅酸鹽玻璃(BPSG)、熔石英玻璃(FSG)、磷硅酸鹽玻璃(PSG)、硅中摻雜硼的玻璃(BSG)和/或其它適合的介電材料。ILD層1702可通過PECVD工藝或其它適合的沉積技術(shù)沉積而成。在一些實施例中，在形成ILD層1702之后，半導(dǎo)體組件200可經(jīng)受高溫預(yù)加熱工藝以退火ILD層。如上所述，氧化物層(例如，氧化物層302C)在這種高溫預(yù)加熱工藝期間防止任何潛在的APT摻雜劑從襯底區(qū)域202A中擴散進入至組件溝道區(qū)域。在一些示例中，可實施研磨工藝以暴露虛擬柵極堆棧1402的頂面。例如，研磨工藝包含化學(xué)機械研磨(CMP)工藝，其移除覆蓋在虛擬柵極堆棧1402上的ILD層1702(和CESL層(其如果存在))的部分，并且研磨半導(dǎo)體組件200的頂面。另外，CMP工藝可移除覆蓋在虛擬柵極堆棧1402上的硬質(zhì)屏蔽1410以暴露電極層1408，例如多晶硅層。在此之后，在一些實施例中，可從襯底處移除之前形成的虛擬柵極堆棧1402結(jié)構(gòu)(例如，介電層1406和電極層1408)。在一些實施例中，可移除電極層1408而不移除介電層1406。如下所述，從柵極堆棧1402移除電極層1408(或移除 電極層1408和介電層1406)可因此而形成溝道1704，并且在溝道1704中可隨后形成最終柵極結(jié)構(gòu)(例如，包含高介電系數(shù)層和金屬柵極電極)。移除虛擬柵極堆棧結(jié)構(gòu)可采用選擇性蝕刻工藝(例如選擇性濕蝕刻、訊則行干蝕刻或其組合)而實施。

方法100然后進入至方框134，即形成高介電系數(shù)/金屬柵極堆棧。參照圖17和18中的示例，在方框134的實施例中，高介電系數(shù)/金屬柵極堆棧1802形成在組件200的溝道1704中。在各種實施例中，高介電系數(shù)/金屬柵極堆棧包含接口層(其基本上形成在鰭的無摻雜劑溝道材料(即，第二外延層部分304A)上)、形成在所述接口層上的高介電系數(shù)柵極介電層，和形成在所述高介電系數(shù)柵極介電層上的金屬層。此處所用及所描述的高介電系數(shù)介電質(zhì)包含具有高介電常數(shù)(例如熱氧化硅的介電常數(shù)(～3.9))的介電材料。采用高介電系數(shù)/金屬柵極堆棧的金屬層可包含金屬、金屬合金或金屬硅化物。另外，形成高介電系數(shù)/金屬柵極堆?？砂练e工藝以形成各種柵極材料、一個或多個襯墊層，和包含一個或過個CMP工藝從而可以移除多余的柵極材料并且而由此研磨半導(dǎo)體組件200的頂面。

在一些實施例中，高介電系數(shù)/金屬柵極堆棧1802的接口層可包含例如氧化硅(SiO₂)、HfSiO或氮氧化硅(SiON)的介電材料。接口層可通過化學(xué)氧化、原子層沉積(ALD)、化學(xué)蒸鍍(CVD)和/或其它適合的方法而形成。高介電系數(shù)/金屬柵極堆棧1802的柵極介電層可包含例如氧化鉿(HfO₂)的高介電系數(shù)層。作為選擇，高介電系數(shù)/金屬柵極堆棧1802的柵極介電層可包含其它高介電系數(shù)介電質(zhì)，例如TiO2,HfZrO,Ta₂O₃,HfSiO₄,ZrO₂,ZrSiO₂,LaO,AlO,ZrO,TiO,Ta₂O₅,Y2O₃,SrTiO₃(STO),BaTiO₃(BTO),BaZrO,HfZrO,HfLaO,HfSiO,LaSiO,AlSiO,HfTaO,HfTiO,(Ba,Sr)TiO₃(BST),Al₂O₃,Si₃N₄,氮氧化物(SiON)，其組合，或其它適合的材料。高介電系數(shù)柵極介電層可通過ALD、物理蒸鍍(PVD)、CVD、氧化和/或其它適合的方法而形成。高介電系數(shù)/金屬柵極堆棧1802的金屬層可包含單一層或可選擇地包含多層結(jié)構(gòu)，例如一種金屬層(具有選擇性功函數(shù)以提高組件性能(功函數(shù)金屬層))、襯墊層、潤濕層、粘合層、金屬合金或金屬硅化物的各種組合。例如，高介電系數(shù)/金屬柵極堆棧1802的金屬層可包含Ti,Ag,Al,TiAlN,TaC,TaCN,TaSiN,Mn,Zr,TiN,TaN,Ru,Mo,Al,WN,Cu,W,Re,Ir,Co,Ni，其它適合的金屬材料或其組合。另外，金屬層提供N型或P型功函數(shù)，其可晶體管(例如，F(xiàn)inFET)柵極電極，并且在至少一些實施例中，高介電系數(shù)/金屬柵極堆棧1802的金屬層可包含多晶硅層。在各種實施例中，高介電系數(shù)/金屬柵極堆棧1802的金屬層可通過ALD、PVD、CVD、e-束蒸發(fā)或其它適合的工藝而形成。另外，可采用不同的金屬層單獨地形成用于N-FET和P-FET晶體管的高介電系數(shù)/金屬柵極堆棧1802的金屬層。在各 種實施例中，實施CMP工藝，從而從高介電系數(shù)/金屬柵極堆棧1802的金屬層移除多余的金屬，并且由此而提供了高介電系數(shù)/金屬柵極堆棧1802基本上平坦的金屬層表面。

半導(dǎo)體組件200還可經(jīng)歷本領(lǐng)域所熟知的形成各種結(jié)構(gòu)和區(qū)域的工藝。例如，后續(xù)工藝可在襯底202上形成夾層介電質(zhì)(ILD)層(或多個所述層)、觸點開口、觸點金屬，和形成各種觸體/孔/線和多層互連結(jié)構(gòu)(例如，金屬層和夾層介電質(zhì))，其構(gòu)造為連接各種結(jié)構(gòu)以形成包含一個或多個FinFET組件的函數(shù)電路。所述實例有利的一面在于可包含垂直互連(例如孔或觸點)和水平互連(例如金屬線)。各種互連結(jié)構(gòu)可采用包含銅、鎢和/或硅的各種傳導(dǎo)材料。在一個示例中，鑲嵌和/或雙鑲嵌工藝用于形成與銅相關(guān)的多層互連結(jié)構(gòu)。此外，其它工藝步驟可在方法100之前、期間和在其之后實施，并且根據(jù)方法100的各種實施例，如上所述的一些工藝步驟可被代替或省略。

關(guān)于此處所提供的描述，本揭露提供了一種方法和結(jié)構(gòu)，其用于避免由于離子布植工藝(包含形成缺陷和引入溝道雜質(zhì)(即，所不希望的溝道摻雜劑))所產(chǎn)生的半導(dǎo)體組件的退化。在一些示例中，一個或多個APT離子布植工藝在形成FinFET鰭組件之前實施。在一些實施例中，外延生長的零摻雜劑溝道層形成在APT布植襯底上。此外，在各種實施例中，外延生長的零摻雜劑溝道層通過介電層與APT布植襯底分離，其中所述介電層用于阻止APT摻雜劑。由于氧化物阻礙層的有益效果，APT布植可具有高摻雜劑濃度，例如，所述濃度在約1x10¹⁸cm^-3和1x10¹⁹cm^-3之間。在一些實施例中，由于外延生長的零摻雜劑溝道層基本上沒有摻雜劑，所以減輕了所述載體溝道的濺射，并且改進了組件的移動性和驅(qū)動電流。本揭露的實施例也提供了用于完全氧化SiGe層的方法，所述層基本上用作氧化阻礙層(例如，通過在氧化之前修整SiGe層)，也提供了用于在不損壞FinFET高度或?qū)挾鹊那闆r下減少和/或排除Ge殘余的方法(例如，在形成隔離區(qū)之前通過插入氮化硅襯墊層)。本揭露也確保了已凹陷的隔離區(qū)的頂面可以基本上與由鰭底面界定的平面對齊或在其之上(例如，在氧化物阻礙層之上)，因此避免了AC性能的降低。本領(lǐng)域技術(shù)人員將容易理解的是：在不背離本揭露的范圍的情況下，此處所描述的方法和結(jié)構(gòu)可應(yīng)用與多種其它半導(dǎo)體組件，從而使這些其它組件也達到相同的有益效果。

因此，本揭露的實施例之一描述了用于制造半導(dǎo)體組件(例如，F(xiàn)inFET組件)，所述組件具有基本上為零摻雜劑的溝道區(qū)域。在一些實施例中，所述方法包含從襯底處形成多個鰭。在各種實施例中，多個鰭中的每一個包含：襯底的一部分，在襯底所述部分上的第一外延層的一部分，和在第一外延層的所述部分上的第二外延層的一部分。例如，氧化所述多個鰭中的每一個的所述第一外延層的所述部分。在一些實施例中，在氧化所述第一外延層的所述部分之后，在所述多個鰭中的每一個之上形成襯墊層。在各種示例 中，形成鄰接于所述襯墊層的凹陷的隔離區(qū)。在其后，可蝕刻所述襯墊層，以暴露殘余材料部分(例如，Ge殘余)，所述殘余材料部分鄰接于所述多個鰭中的每一個的所述第二外延層的所述部分的底部，和移除所述殘余材料部分。

在另一實施例中，所描述的是一種在襯底上沉積第一外延層和在第一外延層上沉積第二外延層的方法。在一些實施例中，形成從所述襯底延伸的多個鰭。在各種示例中，所述多個鰭中的每一個包含所述襯底的一部分、在所述襯底的所述部分上的第一外延層的一部分，和在所述第一外延層的所述部分上的第二外延層的一部分。所述第二外延層的所述部分具有一高度。在一些示例中，在所述多個鰭中的每一個上沉積襯墊層?？尚纬筛綦x區(qū)，所述隔離區(qū)鄰接于所述襯墊層并且與所述襯墊層接觸。在一些實施例中，蝕刻所述襯墊層，以暴露剩余材料部分，所述剩余材料部分鄰接于所述第二外延層的所述部分的底部，并且清洗所述殘余材料層部分。在一些情況下，在蝕刻所述襯墊層之前，凹陷所述隔離區(qū)，其凹陷的量小于第二外延層部分的高度。

在另一實施例中，所描述的一種半導(dǎo)體組件，其包含從襯底延伸的多個鰭。在一些示例中，所述多個鰭的每一個包含第一半導(dǎo)體層、在所述第一半導(dǎo)體層上的介電層，和在所述介電層上的第二半導(dǎo)體層。例如，所述第二半導(dǎo)體層包含一底面，所述底面界定了第一水平面。在各種實施例中，所述半導(dǎo)體組件還包含凹陷的隔離區(qū)，所述凹陷的隔離區(qū)鄰接于所述多個鰭，其中所述凹陷的隔離區(qū)包含鄰接于所述第二半導(dǎo)體層的頂部，其中所述頂部界定了第二水平面，并且其中所述第二水平面設(shè)置在所述第一水平面上。另外，所述半導(dǎo)體組件可包含柵極堆棧，所述柵極堆棧形成在所述第二半導(dǎo)體層上。

上述概括了幾個實施例的特征，從而使本領(lǐng)域技術(shù)人員可以更好地理解本揭露的各方面。本領(lǐng)域技術(shù)人員應(yīng)理解的是，其可容易地將本揭露作為設(shè)計或修改其它工藝的基礎(chǔ)，從而達到此處所引用的實施例的相同目的和/或?qū)崿F(xiàn)相同的有益效果。本領(lǐng)域技術(shù)人員還應(yīng)理解的是，這種等同的構(gòu)造不能背離本揭露的精神和范圍，并且在不背離本揭露的精神和范圍的情況下可進行各種改變、替換和更改。