本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別是涉及一種漏電測試結(jié)構(gòu)及晶圓結(jié)構(gòu)。

背景技術(shù)：

隨著集成電路技術(shù)的持續(xù)發(fā)展，半導(dǎo)體芯片上將集成更多器件，在半導(dǎo)體芯片的制造工藝中不斷采用新材料、新技術(shù)和新的制造工藝。為了提高器件的生產(chǎn)效率和成品率，在器件的開發(fā)和制造過程中一直進(jìn)行監(jiān)控和測試，一直到最終產(chǎn)品的完成。

在半導(dǎo)體芯片制造過程中沉積薄膜有可能形成多晶硅殘余或缺陷(defect)，在進(jìn)行刻蝕時，刻蝕會沿著缺陷過刻蝕，會導(dǎo)致不應(yīng)被刻蝕掉的部分被刻蝕穿，致使導(dǎo)電層與半導(dǎo)體襯底接觸。一般會在在晶片(wafer)固定位置設(shè)有漏電測試結(jié)構(gòu)，起到監(jiān)控在線工藝狀態(tài)的作用，但在傳統(tǒng)的檢測技術(shù)中，當(dāng)半導(dǎo)體柵極存在空洞缺陷，接觸孔直接與半導(dǎo)體襯底接觸時，不能檢測出漏電現(xiàn)象，不能真實的反饋制造過程中的工藝異?，F(xiàn)象。

技術(shù)實現(xiàn)要素：

基于此，有必要針對半導(dǎo)體柵極存在空洞缺陷時不能真實地反饋制造過程中的漏電問題，提供一種漏電測試結(jié)構(gòu)。

一種漏電測試結(jié)構(gòu)，包括：

半導(dǎo)體襯底；

位于半導(dǎo)體襯底內(nèi)的阱區(qū)和至少一個注入窗口，從所述注入窗口注入的離子的類型與所述形成阱區(qū)的類型一致，所述類型為P型或N型；

位于所述阱區(qū)上方的依次層疊的導(dǎo)電層和絕緣層；

嵌入在所述絕緣層中的至少兩個接觸孔；

及位于絕緣層上方的測試層；所述測試層通過在接觸孔中填充導(dǎo)電介質(zhì)與所述導(dǎo)電層電連接。

在其中一個實施例中，所述導(dǎo)電層包括多晶硅層。

在其中一個實施例中，所述導(dǎo)電層還包括位于多晶硅層上方的硅化鎢層。

在其中一個實施例中，所述導(dǎo)電層為梳狀結(jié)構(gòu)，所述梳狀結(jié)構(gòu)包括第一梳狀結(jié)構(gòu)和第二梳狀結(jié)構(gòu)，所述第一梳狀結(jié)構(gòu)與第二梳狀結(jié)構(gòu)相對設(shè)置，且相互間隔交錯。

在其中一個實施例中，所述至少兩個接觸孔分別嵌入在所述第一梳狀結(jié)構(gòu)和所述第二梳狀結(jié)構(gòu)邊緣上方的絕緣層中。

在其中一個實施例中，所述接觸孔內(nèi)填充的介質(zhì)為鎢，用作測試導(dǎo)線。

在其中一個實施例中，所述測試層包括第一測試盤和第二測試盤，所述測試層為鋁層，所述第一測試盤與電源連接，所述第二測試盤接地。

在其中一個實施例中，所述第一測試盤覆蓋位于所述第一梳狀結(jié)構(gòu)上方的絕緣層中的接觸孔；所述第二測試盤覆蓋位于所述第二梳狀結(jié)構(gòu)上方的絕緣層中的接觸孔。

在其中一個實施例中，半導(dǎo)體襯底為N型半導(dǎo)體或P型半導(dǎo)體中的一種。

此外還提供一種晶圓結(jié)構(gòu)，包括管芯區(qū)域和劃管芯區(qū)域之間的劃片道，所述劃片道內(nèi)設(shè)有所述漏電測試結(jié)構(gòu)。

上述漏電測試結(jié)構(gòu)中，包括了位于半導(dǎo)體襯底內(nèi)的阱區(qū)和至少一個注入窗口，從所述注入窗口注入的離子的類型與所述形成阱區(qū)的類型一致。若工藝出現(xiàn)異常，就會形成空洞缺陷，就是使得接觸孔直接接觸到襯底，即填充在接觸孔內(nèi)的導(dǎo)電介質(zhì)鎢就相當(dāng)于導(dǎo)線，使得導(dǎo)電層、測試層與襯底相互導(dǎo)通，由于襯底中設(shè)有同類型摻雜的阱區(qū)，則在阱區(qū)內(nèi)可實現(xiàn)電流導(dǎo)通，即可通過第一測試盤和第二測試盤測得漏電的電流值。該漏電測試結(jié)構(gòu)的工藝與管芯工藝相同，在制作管芯時，會同時形成該漏電測試結(jié)構(gòu)。當(dāng)管芯工藝存在缺陷時，會導(dǎo)致柵極存在空洞缺陷，該漏電測試結(jié)構(gòu)也會形成同樣的空洞。通過對形成的漏電測試結(jié)構(gòu)測試其電流，就能夠判斷半導(dǎo)體管芯工藝是否存在缺陷。

附圖說明

圖1為漏電測試結(jié)構(gòu)俯視圖；

圖2為漏電測試結(jié)構(gòu)A-A剖視圖；

圖3為漏電測試結(jié)構(gòu)在晶圓中的布局圖；

圖4為漏電測試結(jié)構(gòu)工藝異常剖視圖；

圖5為漏電測試結(jié)構(gòu)工藝異常俯視圖。

具體實施方式

為了便于理解本發(fā)明，下面將參照相關(guān)附圖對本發(fā)明進(jìn)行更全面的描述。附圖中給出了本發(fā)明的較佳實施例。但是，本發(fā)明可以以許多不同的形式來實現(xiàn)，并不限于本文所描述的實施例。相反地，提供這些實施例的目的是使對本發(fā)明的公開內(nèi)容的理解更加透徹全面。

除非另有定義，本文所使用的所有的技術(shù)和科學(xué)術(shù)語與屬于本發(fā)明的技術(shù)領(lǐng)域的技術(shù)人員通常理解的含義相同。本文中在本發(fā)明的說明書中所使用的術(shù)語只是為了描述具體的實施例的目的，不是旨在限制本發(fā)明。本文所使用的術(shù)語“和/或”包括一個或多個相關(guān)的所列項目的任意的和所有的組合。

如圖1的漏電測試結(jié)構(gòu)俯視圖所示，該漏電測試結(jié)構(gòu)包括半導(dǎo)體襯底100。在本實施例中，半導(dǎo)體襯底100為P型半導(dǎo)體，在半導(dǎo)體中摻入受主雜質(zhì)，就得到P型半導(dǎo)體。在另一實施例中，半導(dǎo)體襯底為N型半導(dǎo)體，在半導(dǎo)體中摻入施主雜質(zhì)，就得到N型半導(dǎo)體。

該漏電測試結(jié)構(gòu)包括依次層疊的半導(dǎo)體襯底100、導(dǎo)電層200、絕緣層300以及測試層400。其中導(dǎo)電層200形成于半導(dǎo)體襯底100的阱區(qū)110表面，導(dǎo)電層200被絕緣層300整體覆蓋。測試層400通過在穿過絕緣層300的接觸孔301內(nèi)填充導(dǎo)電介質(zhì)與導(dǎo)電層200形成電連接。

如圖2的漏電測試結(jié)構(gòu)俯視圖中A-A的剖面圖所示，結(jié)合圖1和圖2，半導(dǎo)體襯底100上刻蝕出至少一個用于對半導(dǎo)體襯底100進(jìn)行離子注入的注入窗口101，注入窗口101的數(shù)量可根據(jù)實際需求來設(shè)定，注入窗口101一般為多個，既會加快注入速度，同時若其中一個注入窗口101沒有完全打開時，還有其他注入窗口101來完成注入，就不會影響注入進(jìn)度和阱區(qū)110的形成。

通過注入窗口101向半導(dǎo)體襯底100中注入離子，例如受主雜質(zhì)硼離子或者銦離子，待充分注入即形成阱區(qū)110，則阱區(qū)110的類型為P阱，這樣就形成P型摻雜的P型注入窗口-P阱-P型注入窗口的結(jié)構(gòu)。

在另一實施例中，通過注入窗口101向半導(dǎo)體襯底100中注入離子，例如施主雜質(zhì)砷離子或者銻離子，待充分注入即形成阱區(qū)110，阱區(qū)110的類型為N阱，這樣就形成N型摻雜的N型的注入窗口-N阱-N型注入窗口的結(jié)構(gòu)，該結(jié)構(gòu)可用于漏電測試結(jié)構(gòu)的導(dǎo)電溝槽。

如圖1所示，導(dǎo)電層200采用梳狀和梳狀交錯(Comb to comb structure)結(jié)構(gòu)所述梳狀和梳狀交錯結(jié)構(gòu)包括第一梳狀結(jié)構(gòu)201和第二梳狀結(jié)構(gòu)202，所述第一梳狀結(jié)構(gòu)201與第二梳狀結(jié)構(gòu)202相對設(shè)置，且相互交錯，但不接觸。這樣設(shè)計既方便監(jiān)控漏電，又節(jié)省面積。所述測試結(jié)構(gòu)可以包含多個這樣的重復(fù)單元，本發(fā)明的圖示僅僅是示例性的。

導(dǎo)電層200包括層疊的多晶硅層210和硅化鎢層220。一般多晶硅層210的電阻率為(3000～5000)Ω·m，對于摻雜了導(dǎo)電介質(zhì)鎢后的硅化鎢層220的電阻率一般為(4000～6000)Ω·m或者更高，當(dāng)硅化鎢層220位于多晶硅層210的上層，如圖2所示放置時，多晶硅層210和硅化鎢層220形成并聯(lián)，其并聯(lián)后的電阻小于其中任意一者的電阻，即可降低導(dǎo)電層200的整體電阻。

在導(dǎo)電層200的上方設(shè)有絕緣層300，在絕緣層300上繼續(xù)刻蝕，形成至少兩個接觸孔301。如圖1和圖2所示，在本實施例中，所述接觸孔301分別位于在絕緣層300的兩側(cè)，同時與第一梳狀結(jié)構(gòu)201和第二梳狀結(jié)構(gòu)202兩側(cè)邊緣相對應(yīng)。

在另一實施例中，接觸孔301的位置可以嵌入在導(dǎo)電層200上方的絕緣層300中其他合適的位置。

接觸孔301內(nèi)填充的導(dǎo)電介質(zhì)形成漏電測試結(jié)構(gòu)的導(dǎo)線，導(dǎo)電介質(zhì)可以為鎢。對于工藝要求不高的結(jié)構(gòu)也可以用鋁來填充。而對于0.35微米以上的工藝用的填充介質(zhì)為鎢。

在絕緣層300的上方還設(shè)置有測試層400，所述測試層400包括第一測試盤410和第二測試盤420。所述第一測試盤410覆蓋位于所述第一梳狀結(jié)構(gòu)201上 方的絕緣層300中的接觸孔301；所述第二測試盤420覆蓋位于所述第二梳狀202結(jié)構(gòu)上方的絕緣層中300的接觸孔301。

如圖3所示的漏電測試結(jié)構(gòu)在晶圓中的布局圖，圖中包括晶圓基底10，晶圓基底10上分布多個管芯區(qū)域20，各個管芯區(qū)域20之間還設(shè)有劃片道12，本發(fā)明的漏電測試結(jié)構(gòu)11則固定在管芯區(qū)域20之間的劃片道12中，用于監(jiān)測并反饋在線異常。該漏電測試結(jié)構(gòu)的工藝與管芯工藝相同，在制作管芯時，會同時形成該漏電測試結(jié)構(gòu)。

如圖1所示，當(dāng)工藝正常時，第一梳狀結(jié)構(gòu)201和第二梳狀結(jié)構(gòu)202是交錯設(shè)置，并不接觸，其導(dǎo)電層200的電阻值相當(dāng)于無窮大，根據(jù)歐姆定律，測得的電流值為，即為10^-12A。

在進(jìn)行刻蝕時，在多晶腐蝕后，后續(xù)的帶氧熱處理(例如多晶硅氧化)時，如圖4所示，硅化鎢(WSI)下的多晶硅層210內(nèi)的Si原子被氧化消耗，即在硅化鎢層220下形成空洞，使得多晶硅210上面硅化鎢220也隨著形成空洞缺陷，繼而在接觸孔腐蝕導(dǎo)致接觸孔301直接腐蝕到阱區(qū)110，而填充在接觸孔301內(nèi)的導(dǎo)電介質(zhì)鎢就相當(dāng)于導(dǎo)線，使得導(dǎo)電層200、測試層400與襯底100相互導(dǎo)通，由于襯底100中設(shè)有同類型摻雜的阱區(qū)110，在阱區(qū)110內(nèi)可實現(xiàn)電流導(dǎo)通，即可通過第一測試盤410和第二測試盤420測得漏電的電流值。所測得的電流值一般為微安(μA)量級，從微安(μA)量級到皮安(pA)量級差10的6個數(shù)量級，所以該結(jié)構(gòu)會敏感的反應(yīng)工藝的異常。

該漏電測試結(jié)構(gòu)除了可以測試上述提到的空洞缺陷的工藝異常，還可以測試多晶硅殘余的工藝異常，如圖5所示，第一測試盤410與接通5伏的電源，第二測試盤420接地，在工藝加工過程中，若在導(dǎo)電層200上有多晶硅殘余203存在時，多晶硅殘余203會使得第一梳狀結(jié)構(gòu)201和第二梳狀結(jié)構(gòu)202接觸或不完全接觸，即第一梳狀結(jié)構(gòu)201與第二梳狀結(jié)構(gòu)202導(dǎo)通形成回路，漏電電流增大。通過第一測試盤410和第二測試盤420就可以測得毫安(mA)或微安(μA)量級的電流值。

以上所述實施例的各技術(shù)特征可以進(jìn)行任意的組合，為使描述簡潔，未對上述實施例中的各個技術(shù)特征所有可能的組合都進(jìn)行描述，然而，只要這些技 術(shù)特征的組合不存在矛盾，都應(yīng)當(dāng)認(rèn)為是本說明書記載的范圍。

以上所述實施例僅表達(dá)了本發(fā)明的幾種實施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對發(fā)明專利范圍的限制。應(yīng)當(dāng)指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。