FinFET及其制造方法本申請(qǐng)是2012年11月30日向中國專利局遞交的題為“FinFET及其制造方法”的發(fā)明專利申請(qǐng)No.201210507134.3的分案申請(qǐng)。技術(shù)領(lǐng)域本發(fā)明涉及半導(dǎo)體技術(shù)，更具體地，涉及FinFET及其制作方法。

背景技術(shù)：
隨著半導(dǎo)體器件的尺寸越來越小，短溝道效應(yīng)愈加明顯。為了抑制短溝道效應(yīng)，提出了在SOI晶片或塊狀半導(dǎo)體襯底上形成的FinFET。FinFET包括在半導(dǎo)體材料的鰭片(fin)的中間形成的溝道區(qū)，以及在鰭片兩端形成的源/漏區(qū)。柵電極在溝道區(qū)的兩個(gè)側(cè)面包圍溝道區(qū)(即雙柵結(jié)構(gòu))，從而在溝道各側(cè)上形成反型層。由于整個(gè)溝道區(qū)都能受到柵極的控制，因此能夠起到抑制短溝道效應(yīng)的作用。在批量生產(chǎn)中，與使用SOI晶片相比，使用半導(dǎo)體襯底制造的FinFET成本效率更高，從而廣泛采用。然而，在使用半導(dǎo)體襯底的FinFET中難以控制半導(dǎo)體鰭片的高度，并且在源區(qū)和漏區(qū)之間可能形成經(jīng)由半導(dǎo)體襯底的導(dǎo)電路徑，從而產(chǎn)生漏電流的問題。在半導(dǎo)體鰭片下方形成摻雜穿通阻止層(punch-through-stopperlayer)，可以減小源區(qū)和漏區(qū)之間的漏電流。然而，為了形成穿通阻止層而執(zhí)行的離子注入可能在半導(dǎo)體鰭片的溝道區(qū)中引入不期望的摻雜劑。該附加的摻雜使得在FinFET的溝道區(qū)中存在著隨機(jī)摻雜濃度波動(dòng)。由于半導(dǎo)體鰭片的高度變化和隨機(jī)摻雜濃度波動(dòng)，F(xiàn)inFET的閾值電壓不期望地發(fā)生隨機(jī)變化。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明的目的是在基于半導(dǎo)體襯底的FinFET中減小源區(qū)和漏區(qū)之間的漏電流，并且減小閾值電壓的隨機(jī)變化。根據(jù)本發(fā)明的一方面，提供一種制造FinFET的方法，包括：在半導(dǎo)體襯底的內(nèi)部形成摻雜穿通阻止層；利用半導(dǎo)體襯底位于摻雜穿通阻止層上方的部分形成半導(dǎo)體鰭片；形成橫跨半導(dǎo)體鰭片的柵堆疊，該柵堆疊包括柵極電介質(zhì)和柵極導(dǎo)體，并且柵極電介質(zhì)將柵極導(dǎo)體和半導(dǎo)體鰭片隔開；形成圍繞柵極導(dǎo)體的柵極側(cè)墻；以及在半導(dǎo)體鰭片位于柵堆疊兩側(cè)的部分中形成源區(qū)和漏區(qū)。根據(jù)本發(fā)明的另一方面，提供一種FinFET，包括：半導(dǎo)體襯底；位于半導(dǎo)體襯底上的摻雜穿通阻止層；位于摻雜穿通阻止層上的半導(dǎo)體鰭片；橫跨半導(dǎo)體鰭片的柵堆疊，該柵堆疊包括柵極電介質(zhì)和柵極導(dǎo)體，并且柵極電介質(zhì)將柵極導(dǎo)體和半導(dǎo)體鰭片隔開；以及位于半導(dǎo)體鰭片兩端的源區(qū)和漏區(qū)，其中摻雜穿通阻止層和半導(dǎo)體鰭片均由半導(dǎo)體襯底形成。在本發(fā)明的FinFET中，采用摻雜穿通阻止層將半導(dǎo)體鰭片和半導(dǎo)體襯底隔開，從而可以斷開源區(qū)和漏區(qū)之間經(jīng)由半導(dǎo)體襯底的漏電流路徑。在形成該FinFET的過程中，可以采用頂部保護(hù)層和/或側(cè)壁保護(hù)層避免對(duì)半導(dǎo)體鰭片的不期望的摻雜，從而可以減小閾值電壓的隨機(jī)變化。在一個(gè)優(yōu)選的實(shí)施例中，在應(yīng)力作用層中形成的源區(qū)和漏區(qū)可以向半導(dǎo)體鰭片中的溝道區(qū)施加合適的應(yīng)力以提供載流子的遷移率。在另一個(gè)或進(jìn)一步優(yōu)選的實(shí)施例中，采用后柵工藝形成柵堆疊，從而獲得高質(zhì)量的柵極電介質(zhì)和期望的功函數(shù)。附圖說明通過以下參照附圖對(duì)本發(fā)明實(shí)施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中：圖1-11是示出了根據(jù)本發(fā)明的第一實(shí)施例的制造半導(dǎo)體器件的方法的各個(gè)階段的半導(dǎo)體結(jié)構(gòu)的示意圖。圖12-13示出了根據(jù)本發(fā)明的第二實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的半導(dǎo)體結(jié)構(gòu)的示意圖。圖14-16示出了根據(jù)本發(fā)明的第三實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的半導(dǎo)體結(jié)構(gòu)的示意圖。圖17-20示出了根據(jù)本發(fā)明的第四實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的半導(dǎo)體結(jié)構(gòu)的示意圖。圖21-22示出了根據(jù)本發(fā)明的第五實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的半導(dǎo)體結(jié)構(gòu)的示意圖。圖23示出了根據(jù)本發(fā)明的第六實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的半導(dǎo)體結(jié)構(gòu)的示意圖。具體實(shí)施方式以下將參照附圖更詳細(xì)地描述本發(fā)明。在各個(gè)附圖中，相同的元件采用類似的附圖標(biāo)記來表示。為了清楚起見，附圖中的各個(gè)部分沒有按比例繪制。為了簡明起見，可以在一幅圖中描述經(jīng)過數(shù)個(gè)步驟后獲得的半導(dǎo)體結(jié)構(gòu)。應(yīng)當(dāng)理解，在描述器件的結(jié)構(gòu)時(shí)，當(dāng)將一層、一個(gè)區(qū)域稱為位于另一層、另一個(gè)區(qū)域“上面”或“上方”時(shí)，可以指直接位于另一層、另一個(gè)區(qū)域上面，或者在其與另一層、另一個(gè)區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉(zhuǎn)，該一層、一個(gè)區(qū)域?qū)⑽挥诹硪粚?、另一個(gè)區(qū)域“下面”或“下方”。如果為了描述直接位于另一層、另一個(gè)區(qū)域上面的情形，本文將采用“直接在......上面”或“在......上面并與之鄰接”的表述方式。在本申請(qǐng)中，術(shù)語“半導(dǎo)體結(jié)構(gòu)”指在制造半導(dǎo)體器件的各個(gè)步驟中形成的整個(gè)半導(dǎo)體結(jié)構(gòu)的統(tǒng)稱，包括已經(jīng)形成的所有層或區(qū)域。在下文中描述了本發(fā)明的許多特定的細(xì)節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細(xì)節(jié)來實(shí)現(xiàn)本發(fā)明。除非在下文中特別指出，F(xiàn)inFET的各個(gè)部分可以由本領(lǐng)域的技術(shù)人員公知的材料構(gòu)成。半導(dǎo)體材料例如包括III-V族半導(dǎo)體，如GaAs、InP、GaN、SiC，以及IV族半導(dǎo)體，如Si、Ge。柵極導(dǎo)體可以由能夠?qū)щ姷母鞣N材料形成，例如金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層?xùn)艠O導(dǎo)體或者是其他導(dǎo)電材料，例如為TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx和所述各種導(dǎo)電材料的組合。柵極電介質(zhì)可以由SiO2或介電常數(shù)大于SiO2的材料構(gòu)成，例如包括氧化物、氮化物、氧氮化物、硅酸鹽、鋁酸鹽、鈦酸鹽，其中，氧化物例如包括SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3，氮化物例如包括Si3N4，硅酸鹽例如包括HfSiOx，鋁酸鹽例如包括LaAlO3，鈦酸鹽例如包括SrTiO3，氧氮化物例如包括SiON。并且，柵極電介質(zhì)不僅可以由本領(lǐng)域的技術(shù)人員公知的材料形成，也可以采用將來開發(fā)的用于柵極電介質(zhì)的材料。本發(fā)明可以各種形式呈現(xiàn)，以下將描述其中一些示例。參照?qǐng)D1-11描述根據(jù)本發(fā)明的第一實(shí)施例的制造半導(dǎo)體器件的方法的示例流程，其中，在圖10a-11a中示出了半導(dǎo)體結(jié)構(gòu)的俯視圖及截面圖的截取位置，在圖1-9、10b-11b中示出在半導(dǎo)體鰭片的寬度方向上沿線A-A截取的半導(dǎo)體結(jié)構(gòu)的截面圖，在圖10c-11c中示出在半導(dǎo)體鰭片的A長度方向上沿線B-B截取的半導(dǎo)體結(jié)構(gòu)的截面圖。如圖1所示，通過已知的沉積工藝，如電子束蒸發(fā)(EBM)、化學(xué)氣相沉積(CVD)、原子層沉積(ALD)、濺射等，在半導(dǎo)體襯底101(例如Si襯底)上形成頂部保護(hù)層102(例如，氮化硅)。在一個(gè)示例中，頂部保護(hù)層102例如是厚度約為50-100nm的氮化硅層。正如下文將要描述的，在半導(dǎo)體襯底101中將形成半導(dǎo)體鰭片。然后，例如通過旋涂在頂部保護(hù)層102上形成光致抗蝕劑層PR1，并通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層PR1形成用于限定半導(dǎo)體鰭片的形狀(例如，條帶)的圖案。采用光致抗蝕劑層PR1作為掩模，通過干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，或者通過使用蝕刻劑溶液的濕法蝕刻，去除頂部保護(hù)層102的暴露部分，并且進(jìn)一步蝕刻半導(dǎo)體襯底101至預(yù)定的深度，如圖2所示。通過控制蝕刻的時(shí)間，可以控制半導(dǎo)體襯底101中的蝕刻深度，從而在半導(dǎo)體襯底101中形成開口，并且在開口之間限定脊?fàn)钗铩ｍ敳勘Ｗo(hù)層102位于脊?fàn)钗锏捻敳勘砻嫔?。然后，通過在溶劑中溶解或灰化去除光致抗蝕劑層PR1。通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成第一絕緣層103(例如，氧化硅)，以填充半導(dǎo)體襯底101中的開口。在一個(gè)示例中，采用合適的沉積工藝(例如高密度等離子體化學(xué)氣相沉積HDP-CVD)使得第一絕緣層103在開口內(nèi)的部分的厚度大于第一絕緣層103位于頂部保護(hù)層102上的部分的厚度。在另一個(gè)示例中，第一絕緣層103位于頂部保護(hù)層102上的部分的厚度可能太大，可以通過附加的化學(xué)機(jī)械拋光(CMP)平整半導(dǎo)體結(jié)構(gòu)的表面，從而減小該部分的厚度，或者以頂部保護(hù)層102作為停止層而完全去除該部分。采用頂部保護(hù)層102作為硬掩模，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，回蝕刻第一絕緣層103，如圖3所示。該蝕刻不僅去除第一絕緣層103位于頂部保護(hù)層102上的部分，而且減小第一絕緣層103位于開口內(nèi)的部分的厚度?？刂莆g刻的時(shí)間，使得第一絕緣層103位于開口內(nèi)的部分用作隔離層，并且限定開口的深度。該開口暴露脊?fàn)钗锏纳喜康膫?cè)面，并且開口的深度應(yīng)當(dāng)大致等于將要形成的半導(dǎo)體鰭片的高度。然后，通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成共形的氮化物層(例如，氮化硅)。在一個(gè)示例中，該氮化物層的厚度約為10-20nm。通過各向異性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，去除氮化物層在第一絕緣層103的暴露表面上橫向延伸的部分，使得氮化物層位于脊?fàn)钗锏膫?cè)面上的垂直部分保留，從而形成側(cè)壁保護(hù)層104，如圖4所示。結(jié)果，脊?fàn)钗锏捻敳扛采w有頂部保護(hù)層102，脊?fàn)钗锏纳喜康膫?cè)面覆蓋有側(cè)壁保護(hù)層104，脊?fàn)钗锏南虏康膫?cè)面與第一絕緣層103鄰接。然后，采用頂部保護(hù)層102和側(cè)壁保護(hù)層104作為硬掩模，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，回蝕刻第一絕緣層103，如圖5所示。該蝕刻減小了第一絕緣層103的厚度，并且暴露脊?fàn)钗锏南虏康膫?cè)面的一部分?？刂莆g刻的時(shí)間，使得脊?fàn)钗锏南虏康谋┞秱?cè)面的高度h(即第一絕緣層103的厚度的減小量)為預(yù)定的值。然后，采用共形摻雜(conformaldoping)在半導(dǎo)體襯底的表面上形成共形的摻雜劑層105，如圖6所示。摻雜劑層105包括頂部保護(hù)層102、側(cè)壁保護(hù)層104、第一絕緣層103的表面以及脊?fàn)钗锏南虏康谋┞秱?cè)面中的包含摻雜劑的表面層。針對(duì)不同類型的FinFET可以采用不同的摻雜劑。在N型FinFET中可以使用P型摻雜劑，例如B，在P型FinFET中可以使用N型摻雜劑，例如P、As。摻雜劑層105將用于形成摻雜穿通阻止層，使得穿通阻止層的摻雜類型與源區(qū)和漏區(qū)的摻雜類型相反，從而可以斷開源區(qū)和漏區(qū)之間的漏電流路徑。然后，通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成第二絕緣層106(例如，氧化硅)。采用頂部保護(hù)層102和側(cè)壁保護(hù)層104作為硬掩模，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，回蝕刻第二絕緣層106，如圖7所示。該蝕刻減小了第二絕緣層106的厚度。控制蝕刻的時(shí)間，使得第二絕緣層106的頂部表面至少高于側(cè)壁保護(hù)層104的底部，從而第二絕緣層106至少覆蓋摻雜劑層105位于脊?fàn)钗锏膫?cè)面上的部分。然后，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，相對(duì)于第二絕緣層106，去除頂部保護(hù)層102和側(cè)壁保護(hù)層104，如圖8所示。該蝕刻還去除了摻雜劑層105位于頂部保護(hù)層102和側(cè)壁保護(hù)層104的表面上的部分。然后，采用熱退火，將摻雜劑層105位于脊?fàn)钗锏膫?cè)面上的部分向內(nèi)推入直至連通，從而在半導(dǎo)體襯底101的脊?fàn)钗镏行纬蓳诫s穿通阻止層107，如圖9所示。該脊?fàn)钗镂挥趽诫s穿通阻止層107之上的部分形成半導(dǎo)體鰭片108。并且，半導(dǎo)體鰭片108與半導(dǎo)體襯底101之間由摻雜穿通阻止層107隔開。由于在脊?fàn)钗锏膶挾确较蛏?，熱退火推入的摻雜劑從兩側(cè)向中間擴(kuò)散，因此摻雜穿通阻止層107存在著沿半導(dǎo)體鰭片的寬度方向的摻雜濃度分布，使得摻雜穿通阻止層107中間部分的摻雜濃度小于兩端部分的摻雜濃度。然后，通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成柵極電介質(zhì)109(例如，氧化硅或氮化硅)。在一個(gè)示例中，該柵極電介質(zhì)109為約0.8-1.5nm厚的氧化硅層。柵極電介質(zhì)109覆蓋半導(dǎo)體鰭片108的頂部表面和側(cè)面。通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成導(dǎo)體層(例如，摻雜多晶硅)。如果需要，可以對(duì)導(dǎo)體層進(jìn)行化學(xué)機(jī)械拋光(CMP)，以獲得平整的表面。采用光致抗蝕劑掩模，將該導(dǎo)體層圖案化為橫跨半導(dǎo)體鰭片的柵極導(dǎo)體110，并且進(jìn)一步去除柵極電介質(zhì)109的暴露部分，如圖10a、10b和10c所示。柵極導(dǎo)體110和柵極電介質(zhì)109一起形成柵堆疊。在圖10a、10b和10c所示的示例中，柵極導(dǎo)體110的形狀為條帶，并且沿著與半導(dǎo)體鰭片的長度垂直的方向延伸。然后，通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成氮化物層。在一個(gè)示例中，該氮化物層為厚度約5-20nm的氮化硅層。通過各向異性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，去除氮化物層的橫向延伸的部分，使得氮化物層位于柵極導(dǎo)體110的側(cè)面上的垂直部分保留，從而形成柵極側(cè)墻111。通常，由于形狀因子，半導(dǎo)體鰭片108側(cè)面上的氮化物層厚度比柵極導(dǎo)體110的側(cè)面上的氮化物層厚度小，從而在該蝕刻步驟中可以完全去除半導(dǎo)體鰭片108側(cè)面上的氮化物層。否則，半導(dǎo)體鰭片108側(cè)面上的氮化物層厚度太大可能妨礙形成柵極側(cè)墻?？梢圆捎酶郊拥难谀＿M(jìn)一步去除半導(dǎo)體鰭片108側(cè)面上的氮化物層。該蝕刻暴露半導(dǎo)體鰭片108位于柵極導(dǎo)體110兩側(cè)的部分的頂部表面和側(cè)面。然后，可以按照常規(guī)的工藝在半導(dǎo)體鰭片103的暴露部分中形成源區(qū)和漏區(qū)。參照?qǐng)D12-13描述根據(jù)本發(fā)明的第二實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的示例流程，其中示出在半導(dǎo)體鰭片的寬度方向上截取的半導(dǎo)體結(jié)構(gòu)的截面圖。根據(jù)第二實(shí)施例，在圖5所示的步驟之后執(zhí)行以下步驟。通過氣相推入(gasphasedrive-in)，使得摻雜劑從脊?fàn)钗锏南虏康谋┞秱?cè)面向內(nèi)部擴(kuò)散直至連通，從而在半導(dǎo)體襯底101的脊?fàn)钗镏行纬蓳诫s穿通阻止層107，如圖12所示。該脊?fàn)钗镂挥趽诫s穿通阻止層107之上的部分形成半導(dǎo)體鰭片108。并且，半導(dǎo)體鰭片108與半導(dǎo)體襯底101之間由摻雜穿通阻止層107隔開。由于在脊?fàn)钗锏膶挾确较蛏希瑲庀嗤迫氲膿诫s劑從兩側(cè)向中間擴(kuò)散，因此，摻雜穿通阻止層107存在著沿半導(dǎo)體鰭片的寬度方向的摻雜濃度分布，使得摻雜穿通阻止層107中間部分的摻雜濃度小于兩端部分的摻雜濃度。在氣相推入中，針對(duì)不同類型的FinFET可以采用不同的摻雜劑。在N型FinFET中可以使用P型摻雜劑，例如B，在P型FinFET中可以使用N型摻雜劑，例如P、As。摻雜穿通阻止層107的摻雜類型與源區(qū)和漏區(qū)的摻雜類型相反，從而可以斷開源區(qū)和漏區(qū)之間的漏電流路徑。然后，通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成第二絕緣層106(例如，氧化硅)。采用頂部保護(hù)層102和側(cè)壁保護(hù)層104作為硬掩模，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，回蝕刻第二絕緣層106。該蝕刻減小了第二絕緣層106的厚度?？刂莆g刻的時(shí)間，使得第二絕緣層106的頂部表面至少高于摻雜穿通阻止層107與半導(dǎo)體襯底101之間的界面。然后，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，相對(duì)于第二絕緣層106，去除頂部保護(hù)層102和側(cè)壁保護(hù)層104，如圖13所示。然后，繼續(xù)圖10和11所示的步驟以形成柵堆疊、柵極側(cè)墻、源區(qū)和漏區(qū)。參照?qǐng)D14-16描述根據(jù)本發(fā)明的第三實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的示例流程，其中示出在半導(dǎo)體鰭片的寬度方向上截取的半導(dǎo)體結(jié)構(gòu)的截面圖。根據(jù)第三實(shí)施例，在圖5所示的步驟之后執(zhí)行以下步驟。然后，采用頂部保護(hù)層102和側(cè)壁保護(hù)層104作為硬掩模，通過傾斜離子注入，在脊?fàn)钗锏南虏康谋┞秱?cè)面中形成摻雜劑層105，如圖14所示?？刂齐x子注入的參數(shù)，使得摻雜劑未穿過頂部保護(hù)層102和側(cè)壁保護(hù)層104而進(jìn)入脊?fàn)钗锏钠渌糠种?。在圖14中將離子注入描述為沿著兩個(gè)方向(如箭頭所示)進(jìn)行。應(yīng)當(dāng)理解，該離子注入可以包括在第一步驟中沿第一方向進(jìn)行離子注入，在第二步驟中沿第二方向進(jìn)行離子注入。在離子注入中，針對(duì)不同類型的FinFET可以采用不同的摻雜劑。在N型FinFET中可以使用P型摻雜劑，例如B，在P型FinFET中可以使用N型摻雜劑，例如P、As。摻雜劑層105將用于形成摻雜穿通阻止層，使得穿通阻止層的摻雜類型與源區(qū)和漏區(qū)的摻雜類型相反，從而可以斷開源區(qū)和漏區(qū)之間的漏電流路徑。然后，通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成第二絕緣層106(例如，氧化硅)。采用頂部保護(hù)層102和側(cè)壁保護(hù)層104作為硬掩模，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，回蝕刻第二絕緣層106，如圖15所示。該蝕刻減小了第二絕緣層106的厚度?？刂莆g刻的時(shí)間，使得第二絕緣層106的頂部表面至少高于側(cè)壁保護(hù)層104的底部，從而第二絕緣層106至少覆蓋摻雜劑層105。然后，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，相對(duì)于第二絕緣層106，去除頂部保護(hù)層102和側(cè)壁保護(hù)層104。采用熱退火，將摻雜劑層105位于脊?fàn)钗锏膫?cè)面上的部分向內(nèi)推入直至連通，從而在半導(dǎo)體襯底101的脊?fàn)钗镏行纬蓳诫s穿通阻止層107，如圖16所示。該脊?fàn)钗镂挥趽诫s穿通阻止層107之上的部分形成半導(dǎo)體鰭片108。并且，半導(dǎo)體鰭片108與半導(dǎo)體襯底101之間由摻雜穿通阻止層107隔開。由于在脊?fàn)钗锏膶挾确较蛏?，氣相推入的摻雜劑從兩側(cè)向中間擴(kuò)散，因此摻雜穿通阻止層107存在著沿半導(dǎo)體鰭片的寬度方向的摻雜濃度分布，使得摻雜穿通阻止層107中間部分的摻雜濃度小于兩端部分的摻雜濃度。然后，繼續(xù)圖10和11所示的步驟以形成柵堆疊、柵極側(cè)墻、源區(qū)和漏區(qū)。參照?qǐng)D17-20描述根據(jù)本發(fā)明的第四實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的示例流程，其中示出在半導(dǎo)體鰭片的寬度方向上截取的半導(dǎo)體結(jié)構(gòu)的截面圖。如圖17所示，通過離子注入在半導(dǎo)體襯底101(例如Si襯底)中的預(yù)定深度形成摻雜區(qū)，從而形成摻雜穿通阻止層107。半導(dǎo)體襯底101位于摻雜穿通阻止層107之上的部分將形成半導(dǎo)體層108’。并且，半導(dǎo)體層108’與半導(dǎo)體襯底101之間由摻雜穿通阻止層107隔開。摻雜穿通阻止層107存在著沿半導(dǎo)體鰭片的寬度方向的摻雜濃度分布，使得摻雜穿通阻止層107中間部分的摻雜濃度小于兩端部分的摻雜濃度。在離子注入中，針對(duì)不同類型的FinFET可以采用不同的摻雜劑。在N型FinFET中可以使用P型摻雜劑，例如B，在P型FinFET中可以使用N型摻雜劑，例如P、As。摻雜穿通阻止層107的摻雜類型與源區(qū)和漏區(qū)的摻雜類型相反，從而可以斷開源區(qū)和漏區(qū)之間的漏電流路徑。通過上述已知的沉積工藝，在半導(dǎo)體層108’上形成頂部保護(hù)層102(例如，氮化硅)，如圖17所示。然后，例如通過旋涂在頂部保護(hù)層102上形成光致抗蝕劑層PR1，并通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層PR1形成用于限定半導(dǎo)體鰭片的形狀(例如，條帶)的圖案。采用光致抗蝕劑層PR1作為掩模，通過干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，或者通過使用蝕刻劑溶液的濕法蝕刻，從上至下去除頂部保護(hù)層102、半導(dǎo)體層108’、摻雜穿通阻止層107的暴露部分，并且可以進(jìn)一步蝕刻半導(dǎo)體襯底101至預(yù)定的深度，如圖18所示。通過控制蝕刻的時(shí)間，可以控制半導(dǎo)體襯底101中的蝕刻深度，從而在半導(dǎo)體襯底101中形成開口。半導(dǎo)體層108’位于開口之間的部分保留以形成半導(dǎo)體鰭片108。頂部保護(hù)層102位于半導(dǎo)體鰭片108的表面上。然后，通過在溶劑中溶解或灰化去除光致抗蝕劑層PR1。通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成第一絕緣層103(例如，氧化硅)，以填充半導(dǎo)體襯底101中的開口。在一個(gè)示例中，采用合適的沉積工藝(例如高密度等離子體化學(xué)氣相沉積HDP-CVD)使得第一絕緣層103在開口內(nèi)的部分的厚度大于第一絕緣層103位于頂部保護(hù)層102上的部分的厚度。在另一個(gè)示例中，第一絕緣層103位于頂部保護(hù)層102上的部分的厚度可能太大，可以通過附加的化學(xué)機(jī)械拋光(CMP)平整半導(dǎo)體結(jié)構(gòu)的表面，從而減小該部分的厚度，或者以頂部保護(hù)層102作為停止層而完全去除該部分。采用頂部保護(hù)層102作為硬掩模，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，回蝕刻第一絕緣層103。該蝕刻減小了第一絕緣層103的厚度?？刂莆g刻的時(shí)間，使得第一絕緣層103的頂部表面至少高于摻雜穿通阻止層107與半導(dǎo)體襯底101之間的界面。然后，通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，相對(duì)于第一絕緣層103，去除頂部保護(hù)層102，如圖20所示。然后，繼續(xù)圖10和11所示的步驟以形成柵堆疊、柵極側(cè)墻、源區(qū)和漏區(qū)。應(yīng)當(dāng)注意，在該實(shí)施例中不需要形成側(cè)壁保護(hù)層104和第二絕緣層106。參照?qǐng)D21-22描述根據(jù)本發(fā)明的第五實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的示例流程，其中，在圖21a-22a中示出了半導(dǎo)體結(jié)構(gòu)的俯視圖及截面圖的截取位置，在圖21b-22b中示出在半導(dǎo)體鰭片的寬度方向上沿線A-A截取的半導(dǎo)體結(jié)構(gòu)的截面圖，在圖21c-22c中示出在半導(dǎo)體鰭片的A長度方向上沿線B-B截取的半導(dǎo)體結(jié)構(gòu)的截面圖。根據(jù)該優(yōu)選實(shí)施例，在圖11所示的步驟之后進(jìn)一步執(zhí)行圖21和22所示的步驟以形成應(yīng)力作用層，并且在應(yīng)力作用層中形成源區(qū)和漏區(qū)。通過上述已知的蝕刻工藝(例如，反應(yīng)離子蝕刻)，相對(duì)于柵極側(cè)墻111選擇性地去除半導(dǎo)體鰭片108位于柵極導(dǎo)體110兩側(cè)的部分，如圖21a、21b和21c所示。該蝕刻可以在摻雜穿通阻止層107的頂部表面停止，或者進(jìn)一步去除摻雜穿通阻止層107的一部分(如圖21c所示)。該蝕刻還可能去除柵極導(dǎo)體110的一部分。由于柵極導(dǎo)體110的厚度可以比半導(dǎo)體鰭片108的高度大很多，因此，該蝕刻僅僅減小了柵極導(dǎo)體110的厚度，而沒有完全去除柵極導(dǎo)體110(如圖21c所示)。然后，通過上述已知的沉積工藝，在摻雜穿通阻止層107上外延生長應(yīng)力作用層112，如圖22a、22b和22c所示。應(yīng)力作用層112還形成在柵極導(dǎo)體110上。該應(yīng)力作用層112的厚度應(yīng)當(dāng)足夠大，使得應(yīng)力作用層112的頂部表面高于或等于半導(dǎo)體鰭片108的頂部表面，以最大化在半導(dǎo)體鰭片108施加的應(yīng)力。針對(duì)不同類型的FinFET可以形成不同的應(yīng)力作用層112。通過應(yīng)力作用層向FinFET的溝道區(qū)施加合適的應(yīng)力，可以提高載流子的遷移率，從而減小導(dǎo)通電阻并提高器件的開關(guān)速度。為此，采用與半導(dǎo)體鰭片108的材料不同的半導(dǎo)體材料形成源區(qū)和漏區(qū)，可以產(chǎn)生期望的應(yīng)力。對(duì)于N型FinFET，應(yīng)力作用層112例如是在Si襯底上形成的C的含量約為原子百分比0.2-2％的Si：C層，沿著溝道區(qū)的縱向方向?qū)系绤^(qū)施加拉應(yīng)力。對(duì)于P型FinFET，應(yīng)力作用層112例如是在Si襯底上形成的Ge的含量約為原子百分比15-75％的SiGe層，沿著溝道區(qū)的縱向方向?qū)系绤^(qū)施加壓應(yīng)力。參照?qǐng)D23描述根據(jù)本發(fā)明的第六實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的示例流程，其中，在圖23a中示出了半導(dǎo)體結(jié)構(gòu)的俯視圖及截面圖的截取位置，在圖23b中示出在半導(dǎo)體鰭片的寬度方向上沿線A-A截取的半導(dǎo)體結(jié)構(gòu)的截面圖，在圖23c中示出在半導(dǎo)體鰭片的A長度方向上沿線B-B截取的半導(dǎo)體結(jié)構(gòu)的截面圖。根據(jù)該優(yōu)選實(shí)施例，在圖22所示的步驟之后進(jìn)一步執(zhí)行圖23所示的步驟以形成包括替代柵極導(dǎo)體和替代柵介質(zhì)的替代柵堆疊。通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成第三絕緣層113(例如，氧化硅)。對(duì)半導(dǎo)體結(jié)構(gòu)進(jìn)行化學(xué)機(jī)械拋光，以獲得平整的表面。該化學(xué)機(jī)械拋光去除了第三絕緣層113位于柵極導(dǎo)體110上方的一部分，從而暴露出柵極導(dǎo)體110上方的應(yīng)力作用層112和柵極側(cè)墻111。進(jìn)一步地，該化學(xué)機(jī)械拋光可以去除應(yīng)力作用層112和柵極側(cè)墻111的一部分。采用第三絕緣層113和柵極側(cè)墻111作為硬掩模，通過上述已知的蝕刻工藝(例如反應(yīng)離子蝕刻)去除柵極導(dǎo)體110上方的應(yīng)力作用層112，并且進(jìn)一步地去除柵極導(dǎo)體110，從而形成柵極開口。可選地，可以進(jìn)一步去除柵極電介質(zhì)107位于柵極開口底部的部分。按照后柵工藝，在柵極開口中形成替代柵極電介質(zhì)114(例如，HfO2)和替代柵極導(dǎo)體115(例如，TiN)，如圖23a、23b和23c所示。替代柵極導(dǎo)體115和替代柵極電介質(zhì)114一起形成替代柵堆疊。根據(jù)上述的各個(gè)實(shí)施例，在形成源區(qū)和漏區(qū)之后，可以在所得到的半導(dǎo)體結(jié)構(gòu)上形成層間絕緣層、位于層間絕緣層中的通孔、位于層間絕緣層上表面的布線或電極，從而完成FinFET的其他部分。在以上的描述中，對(duì)于各層的構(gòu)圖、蝕刻等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過各種技術(shù)手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計(jì)出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實(shí)施例，但是這并不意味著各個(gè)實(shí)施例中的措施不能有利地結(jié)合使用。以上對(duì)本發(fā)明的實(shí)施例進(jìn)行了描述。但是，這些實(shí)施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價(jià)物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。