本發(fā)明涉及集成電路器件，更具體地，涉及FinFET及其制造方法。

背景技術：

半導體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了快速增長。在增長過程中，隨著器件部件尺寸或幾何結構的減小，半導體器件的功能密度已經(jīng)增大。該按比例縮小工藝通常通過提高生產(chǎn)效率、降低成本和/或改進器件性能而提供益處。然而，這種按比例縮小也已經(jīng)增大了IC制造工藝的復雜度。

隨著對不斷縮小IC的幾何結構的需求，已經(jīng)引入諸如鰭式場效應晶體管(FinFET)的三維晶體管以代替平面晶體管。然而，這種FinFET的器件性能在先進的技術應用中仍不令人滿意。因此，不斷尋求形成具有更好的器件性能的FinFET的結構和方法的改進。

技術實現(xiàn)要素：

為了解決現(xiàn)有技術中存在的問題，本發(fā)明提供了一種FinFET，包括：鰭結構，位于襯底上方并且具有所述鰭結構的上表面的凹槽以及位于所述鰭結構中并且鄰近所述凹槽的摻雜區(qū)；柵極，從所述凹槽突出并且橫跨在所述鰭結構上方；以及源極-漏極區(qū)，位于所述鰭結構中并且鄰近所述摻雜區(qū)。

在上述FinFET中，其中，所述摻雜區(qū)穿過所述鰭結構。

在上述FinFET中，其中，所述FinFET還包括：第一間隔件，位于所述柵極的側壁上方。

在上述FinFET中，其中，所述FinFET還包括：第一間隔件，位于所述柵極的側壁上方，其中，所述凹槽的底面低于所述第一間隔件的底面。

在上述FinFET中，其中，所述FinFET還包括：第一間隔件，位于所 述柵極的側壁上方；第二間隔件，鄰近所述第一間隔件并且位于所述摻雜區(qū)上方。

在上述FinFET中，其中，所述FinFET還包括：第一間隔件，位于所述柵極的側壁上方；第二間隔件，鄰近所述第一間隔件并且位于所述摻雜區(qū)上方，其中，所述第二間隔件的底面低于所述第一間隔件的底面。

在上述FinFET中，其中，所述FinFET還包括：第一間隔件，位于所述柵極的側壁上方；第二間隔件，鄰近所述第一間隔件并且位于所述摻雜區(qū)上方，其中，所述凹槽的底面低于所述第二間隔件的底面或者與所述第二間隔件的底面高度相同。

在上述FinFET中，其中，所述源極-漏極區(qū)的上表面高于所述鰭結構的上表面。

在上述FinFET中，其中，所述FinFET還包括：接觸蝕刻停止層(CESL)，位于所述源極-漏極區(qū)上方。

在上述FinFET中，其中，所述FinFET還包括：接觸蝕刻停止層(CESL)，位于所述源極-漏極區(qū)上方；層間介電(ILD)層，位于所述CESL上方。

在上述FinFET中，其中，所述FinFET還包括：介電層，位于所述凹槽和所述柵極之間。

根據(jù)本發(fā)明的另一實施例，提供了一種制造FinFET的方法，包括：在襯底上方形成鰭結構；形成橫跨在所述鰭結構上方的偽柵極；使用等離子體摻雜工藝和退火工藝在所述鰭結構中形成摻雜區(qū)；在所述摻雜區(qū)中形成源極-漏極區(qū)；去除所述偽柵極和位于所述偽柵極下方的所述鰭結構的部分以形成空腔；以及在所述空腔中形成柵極。

在上述方法中，其中，所述方法還包括：在形成所述偽柵極之后，在所述偽柵極的側壁上方形成第一間隔件。

在上述方法中，其中，所述方法還包括：在形成所述偽柵極之后，在所述偽柵極的側壁上方形成第一間隔件；在形成所述摻雜區(qū)之后，鄰近所述第一間隔件并且在所述摻雜區(qū)上方形成第二間隔件。

在上述方法中，其中，使用所述等離子體摻雜工藝和所述退火工藝在所述鰭結構中形成所述摻雜區(qū)包括：實施所述等離子體摻雜工藝以在所述 鰭結構中形成富摻雜劑層；對所述富摻雜劑層進行退火以在所述鰭結構中形成所述摻雜區(qū)；以及去除所述富摻雜劑層。

在上述方法中，其中，所述方法還包括：在形成所述源極-漏極區(qū)之后，在所述源極-漏極區(qū)上方形成CESL。

在上述方法中，其中，所述方法還包括：在形成所述源極-漏極區(qū)之后，在所述源極-漏極區(qū)上方形成CESL；在形成所述CESL之后，在所述CESL上方形成ILD層。

在上述方法中，其中，所述方法還包括：在所述空腔中形成所述柵極之前，在所述空腔中形成介電層。

根據(jù)本發(fā)明的又一實施例，提供了一種制造FinFET的方法，包括：在襯底上方形成鰭結構；形成橫跨在所述鰭結構上方的偽柵極；形成穿過所述鰭結構的摻雜區(qū)；在所述摻雜區(qū)中形成源極-漏極區(qū)；去除所述偽柵極和位于所述偽柵極下方的所述鰭結構的部分以形成空腔；以及在所述空腔中形成柵極。

在上述方法中，其中，通過實施等離子體摻雜工藝和退火工藝進行形成穿過所述鰭結構的所述摻雜區(qū)。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各方面。應該注意，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A是根據(jù)本發(fā)明的一些實施例的FinFET的簡化的頂視圖。

圖1B是沿著圖1A的剖面線AA’截取的FinFET的截面圖。

圖2A至圖2H是根據(jù)本發(fā)明的一些實施例的處于制造FinFET的各個階段的截面圖。

具體實施方式

下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗?。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅 僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。

如上所述，傳統(tǒng)的FinFET的器件性能在先進的技術應用中仍不令人滿意。因此，本發(fā)明提供了一種FinFET，該FinFET包括具有用作輕摻雜漏極(LDD)區(qū)的摻雜區(qū)的鰭結構，使用等離子體摻雜(PLAD)工藝和退火工藝形成LDD區(qū)或者穿過鰭結構形成LDD區(qū)。這樣的摻雜區(qū)可以使FinFET顯示出高開態(tài)電流-關態(tài)電流(Ion-Ioff)。根據(jù)實驗結果，本發(fā)明的FinFET的確顯示出比具有使用離子注入形成的LDD區(qū)(其不穿過鰭結構)的傳統(tǒng)FinFET更高的開態(tài)電流-關態(tài)電流。

此外，本發(fā)明的FinFET的鰭結構的上表面具有凹槽，該凹槽配置為容納包括在FinFET中的柵極，并且因此不會發(fā)生由于PLAD工藝和退火工藝之后的清洗工藝引起的電流集聚效應，并且下面將詳細進行描述。

圖1A是根據(jù)本發(fā)明的一些實施例的FinFET的簡化的頂視圖。圖1B是沿著圖1A的剖面線AA’截取的FinFET的截面圖。如圖1A和圖1B所示，F(xiàn)inFET包括鰭結構104、柵極G和源極-漏極區(qū)SDR。在各個實施例中，F(xiàn)inFET還包括介電層114、第一間隔件106、第二間隔件108、接觸蝕刻停止層(CESL)110、層間介電(ILD)層112或它們的組合。

鰭結構104位于襯底102上方。如本文中使用的術語“襯底”指的是用作基底的材料層。應該注意，為了簡單和清楚的目的，已經(jīng)省略了一些 結構。在一些實施例中，襯底102包括：元素半導體，包括晶體結構、多晶體結構和/或非晶結構的硅或鍺；化合物半導體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；任何其他合適的材料；和/或它們的組合。在一些實施例中，襯底102是塊狀硅襯底。在一些實施例中，襯底102和鰭結構104由相同的材料制成。在一些實施例中，整體地形成襯底102和鰭結構104；即，在襯底102和鰭結構104之間沒有邊界。

在一些實施例中，襯底102還包括鄰近鰭結構104的隔離結構(未示出)，諸如淺溝槽隔離(STI)結構。隔離結構配置為使鰭結構104與鄰近鰭結構104的另一鰭結構(未示出)分隔開。在一些實施例中，隔離結構由諸如氧化硅、氮化硅、氮氧化硅、氟化物摻雜的硅酸鹽玻璃、低k介電材料的介電材料、任何其他合適的介電材料或它們的組合制成。

如圖1B所示，鰭結構104具有位于鰭結構104中的摻雜區(qū)DR。摻雜區(qū)DR可以用作LDD區(qū)。在一些實施例中，摻雜區(qū)DR具有在約10¹⁵離子/cm³至約10¹⁷離子/cm³的范圍內(nèi)的摻雜劑濃度。在一些實施例中，對于n型FinFET，摻雜區(qū)DR包括諸如磷、砷、銻、鉍、硒或碲的n型摻雜劑；任何其他合適的n型摻雜劑；或它們的組合。在一些實施例中，對于p型FinFET，摻雜區(qū)DR包括諸如硼、二氟化硼的p型摻雜劑；任何其他合適的p型摻雜劑；或它們的組合。

應該注意，摻雜區(qū)DR延伸至接近襯底102。如圖1B所示，在一些實施例中，摻雜區(qū)DR穿過鰭結構104，并且因此與具有不穿過鰭結構的LDD區(qū)的傳統(tǒng)FinFET相比，能夠顯示出更好的開態(tài)電流-關態(tài)電流。

此外，在一些實施例中，使用PLAD工藝和退火工藝形成摻雜區(qū)DR以在鰭結構中具有共形的摻雜輪廓；即，摻雜輪廓不隨著深度衰減?？梢酝ㄟ^次級離子質(zhì)譜(SIMX)測試摻雜輪廓。然而，使用離子注入形成的LDD區(qū)在鰭結構中顯示出非共形摻雜輪廓；即，摻雜輪廓隨著深度衰減，這不利于開態(tài)電流-關態(tài)電流。因此，使用PLAD工藝和退火工藝形成的摻雜區(qū)DR可以使本發(fā)明的FinFET顯示出比具有使用離子注入形成的LDD 區(qū)的傳統(tǒng)FinFET更好的開態(tài)電流-關態(tài)電流。

如圖1A和圖1B所示，鰭結構104具有鰭結構104的上表面的凹槽104c。摻雜區(qū)DR鄰近凹槽104c。凹槽104c配置為容納柵極G。具體地，凹槽104c配置為容納柵極G的底部。在一些實施例中，凹槽104c的寬度大于柵極G的寬度。在一些實施例中，凹槽104c具有在約1nm至約5nm的范圍內(nèi)的深度。在一些實施例中，凹槽104c是直壁凹槽或成角的凹槽。在圖1B的實施例中，凹槽104c是直壁凹槽。

如圖1A和圖1B所示，柵極G從凹槽104c突出并且橫跨在鰭結構104上方。柵極G的底部容納在凹槽104c中。在一些實施例中，柵極G包括金屬。在一些實施例中，柵極G包括鈦(Ti)、鉭(Ta)、鎢(W)、鋁(Al)、鋯(Zr)、鉿(Hf)、鈦鋁(TiAl)、鉭鋁(TaAl)、鎢鋁(WAl)、鋯鋁(ZrAl)、鉿鋁(HfAl)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鈦硅(TiSiN)、氮化鉭硅(TaSiN)、氮化鎢硅(WSiN)、碳化鈦(TiC)、碳化鉭(TaC)、碳化鈦鋁(TiAlC)、碳化鉭鋁(TaAlC)、氮化鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)、任何其他合適的含金屬材料或它們的組合。

源極-漏極區(qū)SDR位于鰭結構104中并且鄰近摻雜區(qū)DR。摻雜區(qū)DR位于柵極G和源極-漏極區(qū)SDR之間。在一些實施例中，源極-漏極區(qū)SDR與摻雜區(qū)DR接觸。在一些實施例中，源極-漏極區(qū)SDR穿過鰭結構104并且與襯底102接觸。在一些實施例中，源極-漏極區(qū)SDR的上表面高于鰭結構104的上表面。在一些實施例中，源極-漏極區(qū)SDR是外延結構。

如圖1B和圖1A所示，在一些實施例中，F(xiàn)inFET還包括位于凹槽104c和柵極G之間的介電層114。在一些實施例中，介電層114是高k介電層，其可以包括HfO₂、ZrO₂、Y₂O₃、La₂O₅、Gd₂O₅、TiO₂、Ta₂O₅、HfSiO、HfSiON、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、SrTiO、任何其他合適的高k介電材料或它們的組合。

在一些實施例中，F(xiàn)inFET還包括位于柵極G的側壁上方的第一間隔件106。第一間隔件106配置為隔離柵極G和源極-漏極區(qū)SDR。在一些實施例中，第一間隔件106位于摻雜區(qū)DR的部分上方。在一些實施例中，第一間隔件106由氧化硅、氮化硅、氮氧化硅、碳氮化硅、任何其他合適的 材料或它們的組合制成。在一些實施例中，第一間隔件106具有在約3nm至約5nm的范圍內(nèi)的厚度。在一些實施例中，第一間隔件106具有與鰭結構104的上表面高度相同的底面，并且凹槽104c的底面低于第一間隔件106的底面。

在一些實施例中，F(xiàn)inFET還包括鄰近第一間隔件106并且位于摻雜區(qū)DR上方的第二間隔件108。第二間隔件108配置為隔離柵極G與源極-漏極區(qū)SDR。在一些實施例中，第二間隔件108具有在約3nm至約5nm的范圍內(nèi)的厚度。在一些實施例中，第二間隔件108的底面低于第一間隔件106的底面。在一些實施例中，由于在PLAD工藝和退火工藝之后的清洗工藝，第二間隔件108的底面低于第一間隔件106的底面。然而，第二間隔件108的較低的底面可能導致在第二間隔件108附近發(fā)生電流集聚效應；換句話說，電流將在第二間隔件108附近被阻擋。因此，在一些實施例中，凹槽104c的底面低于第二間隔件108的底面或者與第二間隔件108的底面高度相同以避免在第二間隔件108附近發(fā)生電流集聚效應。

在一些實施例中，F(xiàn)inFET還包括位于源極-漏極區(qū)SDR上方的CESL110。在一些實施例中，CESL 110由氮化硅、氮氧化硅、碳氮化硅、任何其他合適的絕緣材料或它們的組合形成。

在一些實施例中，F(xiàn)inFET還包括位于CESL 110上方的ILD層112。在一些實施例中，ILD層112由氧化硅、氮氧化硅、任何其他合適的絕緣材料或它們的組合形成。

圖2A至圖2H是根據(jù)本發(fā)明的一些實施例的處于制造FinFET的各個階段的截面圖。圖2A至圖2H是沿著FinFET的鰭結構的軸線截取的截面圖。

參照圖2A，在襯底102上方形成鰭結構104。在一些實施例中，通過選擇性蝕刻厚襯底(未示出)形成襯底102和鰭結構104。具體地，在實施例中，首先提供厚襯底，并且去除厚襯底的部分以限定從襯底102突出的鰭結構104。然而，用于制造鰭結構104的其他技術是可能的。

在一些實施例中，厚襯底包括：元素半導體，包括晶體結構、多晶體結構和/或非晶結構的硅或鍺；化合物半導體，包括碳化硅、砷化鎵、磷化 鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；任何其他合適的材料；和/或它們的組合。在一些實施例中，厚襯底是塊狀硅襯底。

在一些實施例中，通過光刻和蝕刻工藝去除厚襯底的部分以形成溝槽(未示出)，并且因此限定鰭結構104。在一些實施例中，光刻工藝包括：在厚襯底上面形成光刻膠層(抗蝕劑)，曝光光刻膠成一圖案，實施曝光后烘烤工藝，以及顯影光刻膠以形成掩蔽元件。在一些實施例中，利用掩蔽元件的蝕刻工藝包括反應離子蝕刻(RIE)、任何其他合適的材料或它們的組合。

在一些實施例中，在限定鰭結構104之后，在溝槽中形成隔離結構(未示出)。在一些實施例中，通過在溝槽中填充介電材料以及然后實施諸如化學機械拋光(CMP)工藝、研磨工藝、蝕刻工藝、任何其他合適的材料去除工藝或它們的組合的平坦化工藝來形成隔離結構。在一些實施例中，介電材料包括氧化硅、氮化硅、氮氧化硅、氟化物摻雜的硅酸鹽玻璃、低k介電材料、任何其他合適的介電材料或它們的組合。

如圖2A所示，然后形成橫跨在鰭結構104上方的偽柵極DG。偽柵極DG覆蓋鰭結構104的溝道區(qū)(未標記)。之后將去除偽柵極DG以形成空腔，并且然后將在空腔中形成導電材料以形成真柵極。在一些實施例中，偽柵極DG由多晶硅、非晶硅、任何其他合適的材料或它們的組合制成。在一些實施例中，通過諸如化學汽相沉積(CVD)或物理汽相沉積(PVD)的沉積制造偽柵極DG。

如圖2A所示，在形成偽柵極DG之后，在偽柵極DG的側壁上方形成第一間隔件106。在一些實施例中，沉積介電材料(未示出)并且然后蝕刻介電材料以在偽柵極DG的兩個相對側壁上形成第一間隔件106。在一些實施例中，第一間隔件106由氧化硅、氮化硅、氮氧化硅、碳氮化硅、任何其他合適的介電材料或它們的組合制成。在一些實施例中，第一間隔件106具有在約3nm至約5nm的范圍內(nèi)的厚度。

參照圖2B，實施PLAD工藝以在鰭結構104中和第一間隔件106的側壁上方形成富摻雜劑層DRL。在一些實施例中，對于n型FinFET，富摻雜 劑層DRL包括諸如磷、砷、銻、鉍、硒或碲的n型摻雜劑；任何其他合適的n型摻雜劑；或它們的組合。在一些實施例中，對于p型FinFET，富摻雜劑層DRL包括諸如硼、二氟化硼的p型摻雜劑；任何其他合適的p型摻雜劑；或它們的組合。在一些實施例中，PLAD工藝具有在約10¹⁵離子/cm³至約10¹⁷離子/cm³的范圍內(nèi)的劑量。

在一些實施例中，在包括室和電源的裝置(未示出)中實施PLAD工藝。在一些實施例中，電源中的一個是具有可編程脈沖調(diào)制功能的射頻(RF)電源，并且電源中的另一個是用于對襯底102提供偏置電壓的脈沖直流(DC)或RF電源。在一些實施例中，偏置電壓在0.2kV至10kV的范圍內(nèi)。在一些實施例中，獨立地操作電源?？梢跃幊堂總€電源以在不影響另一個電源的情況下獨立地開啟和關閉。由室中的工藝氣體生成等離子體。工藝氣體可以包括諸如AsH₃、B₂H₆、PH₃、BF₃、任何其他摻雜劑氣體或它們的組合的至少一種摻雜劑氣體以及諸如Xe、Ar、He、Ne、H₂、O₂、N₂、任何其他合適的稀釋氣體或它們的組合的至少一種稀釋氣體。

參照圖2C，對富摻雜劑層DRL進行退火以在鰭結構104中形成摻雜區(qū)DR。退火工藝可以將摻雜劑從富摻雜劑層DRL驅(qū)入鰭結構104內(nèi)以形成摻雜區(qū)DR。在一些實施例中，退火工藝包括尖峰退火工藝。在一些實施例中，通過含氧化學物質(zhì)對富摻雜劑層DRL進行退火。在一些實施例中，含氧化學物質(zhì)包括氧、臭氧、水、過氧化氫、其他含氧化學物質(zhì)或它們的組合。含氧化學物質(zhì)可以處于汽相、氣相、等離子相、其他相或它們的組合。可以調(diào)整退火工藝的溫度和持續(xù)時間以使摻雜區(qū)DR具有期望的深度。

參照圖2D，去除富摻雜劑層DRL，并且因此形成凹槽104a。在一些實施例中，使用清洗工藝去除富摻雜劑層DRL。在一些實施例中，清洗工藝包括諸如干或濕蝕刻工藝的蝕刻工藝。在一些實施例中，在濕蝕刻工藝中利用硫酸溶液。

參照圖2E，在去除富摻雜劑層DRL之后，鄰近第一間隔件106并且在摻雜區(qū)DR上方形成第二間隔件108。具體地，第二間隔件108形成為鄰近第一間隔件106并且從凹槽104a突出。在一些實施例中，沉積介電材料(未示出)并且然后蝕刻介電材料以在第一間隔件106的側壁上方形成第 二間隔件108。在一些實施例中，第二間隔件108由氧化硅、氮化硅、氮氧化硅、碳氮化硅、其他合適的介電材料或它們的組合制成。在一些實施例中，第二間隔件108具有在約3nm至約5nm的范圍內(nèi)的厚度。

參照圖2E和圖2F，在摻雜區(qū)DR中形成源極-漏極區(qū)SDR。具體地，在形成第二間隔件108之后，去除摻雜區(qū)DR的部分以形成圖2F中示出的凹槽104b，并且然后在凹槽104b中形成源極-漏極區(qū)SDR。在一些實施例中，使用光刻和蝕刻工藝去除摻雜區(qū)DR，諸如包括：形成光刻膠層，圖案化光刻膠層以暴露摻雜區(qū)DR以及根據(jù)光刻膠層蝕刻摻雜區(qū)DR。在一些實施例中，在凹槽104b中外延(epi)生長源極-漏極區(qū)SDR。在一些實施例中，源極-漏極區(qū)SDR外延生長為從凹槽104b突出，并且因此源極-漏極區(qū)SDR的上表面高于鰭結構104的上表面。

參照圖2G，在形成源極-漏極區(qū)SDR之后，在源極-漏極區(qū)SDR上方形成CESL 110，并且然后在CESL 110上方形成ILD層112。在一些實施例中，使用濺射、PVD、CVD、MOCVD(金屬有機化學汽相沉積)或MBE(分子束外延)形成CESL 110。然而，可以可選地使用用于制造CESL 110的其他方法。在一些實施例中，CESL 110由氮化硅、氮氧化硅、碳氮化硅、任何其他合適的絕緣材料或它們的組合制成。在一些實施例中，使用濺射、PVD、CVD、MOCVD、MBE、本領域用于形成ILD層112的其他已知的方法或它們的組合形成ILD層112。在一些實施例中，ILD層112由氧化硅、氮氧化硅、任何其他合適的絕緣材料或它們的組合制成。

參照圖2H，去除偽柵極DG以及位于偽柵極DG下方的鰭結構104的部分以形成空腔C?？涨籆包括鰭結構104的上表面的凹槽104c和由第一間隔件106限定的凹槽104d。凹槽104d與凹槽104c對準。在一些實施例中，位于偽柵極DG下方的鰭結構104的部分具有約1nm至約5nm的厚度。換句話說，凹槽104c具有在約1nm至約5nm的范圍內(nèi)的深度。在一些實施例中，使用諸如干蝕刻工藝、濕蝕刻工藝或它們的組合的蝕刻工藝去除偽柵極DG以及位于偽柵極DG下方的鰭結構104的部分。在一些實施例中，使用氫氟酸、硫酸、臭氧、任何其他合適的化學物質(zhì)或它們的組合去除偽柵極DG以及位于偽柵極DG下方的鰭結構104的部分。在一些實施 例中，通過依次使用氫氟酸、硫酸和臭氧去除偽柵極DG以及位于偽柵極DG下方的鰭結構104的部分。

如圖2H和1B所示，在形成空腔C之后，在空腔C中依次形成介電層114和柵極G。在一些實施例中，使用濺射、PVD、CVD、MOCVD、MBE、本領域用于形成介電層114的任何其他已知方法或它們的組合形成介電層114。在一些實施例中，介電層114包括高k介電材料，諸如HfO₂、ZrO₂、Y₂O₃、La₂O₅、Gd₂O₅、TiO₂、Ta₂O₅、HfSiO、HfSiON、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、SrTiO、任何其他合適的高k介電材料或它們的組合。在一些實施例中，使用濺射、PVD、CVD、原子層沉積(ALD)、任何其他合適的形成技術或它們的組合形成柵極G。在一些實施例中，柵極G包括Ti、Ta、W、Al、Zr、Hf、TiAl、TaAl、WAl、ZrAl、HfAl、TiN、TaN、TiSiN、TaSiN、WSiN、TiC、TaC、TiAlC、TaAlC、TiAlN、TaAlN、任何其他合適的材料或它們的組合。

在其他實施例中，如圖2A和圖2D所示，在形成鰭結構104、偽柵極DG和第一間隔件106之后，形成穿過鰭結構104的摻雜區(qū)DR。如圖2B和圖2C所示，在一些實施例中，通過實施PLAD工藝和退火工藝來進行形成穿過鰭結構104的摻雜區(qū)DR。在一些實施例中，使用任何合適的工藝形成穿過鰭結構104的摻雜區(qū)DR。

如上所述，由于使用PLAD工藝和退火工藝形成摻雜區(qū)或者穿過鰭結構形成摻雜區(qū)，因此本發(fā)明的FinFET可以顯示出高開態(tài)電流-關態(tài)電流。此外，由于用于容納柵極的底部的凹槽的底面低于第二間隔件的底面或者與第二間隔件的底面高度相同，因此將不會發(fā)生電流集聚效應。

根據(jù)一些實施例，一種FinFET包括鰭結構、柵極和源極-漏極區(qū)。鰭結構位于襯底上方并且具有鰭結構的上表面的凹槽以及位于鰭結構中并且鄰近凹槽的摻雜區(qū)。柵極從凹槽突出并且橫跨在鰭結構上方。源極-漏極區(qū)位于鰭結構中并且鄰近摻雜區(qū)。

根據(jù)一些實施例，一種制造FinFET的方法包括在襯底上方形成鰭結構。形成橫跨在鰭結構上方的偽柵極。使用等離子體摻雜工藝和退火工藝在鰭結構中形成摻雜區(qū)。在摻雜區(qū)中形成源極-漏極區(qū)。去除偽柵極和位于偽柵 極下方的鰭結構的部分以形成空腔。在空腔中形成柵極。

根據(jù)一些實施例，一種制造FinFET的方法包括在襯底上方形成鰭結構。形成橫跨在鰭結構上方的偽柵極。形成穿過鰭結構的摻雜區(qū)。在摻雜區(qū)中形成源極-漏極區(qū)。去除偽柵極和位于偽柵極下方的鰭結構的部分以形成空腔。在空腔中形成柵極。

上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發(fā)明的方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實施與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。