半導(dǎo)體裝置制造方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體裝置，其中減小了產(chǎn)生自布線的電阻分量。以第一方向(圖中y方向)并排地排列多個(gè)晶體管單元，多個(gè)晶體管單元的每一個(gè)具有多個(gè)晶體管。所述晶體管的柵極以第一方向延伸。第一源極布線在第一晶體管單元和第二晶體管單元之間延伸，而第一漏極布線在第二晶體管單元和第三晶體管單元之間延伸。第二漏極布線在第一晶體管單元的與第一源極布線延伸的一側(cè)相反的一側(cè)上延伸；而第二源極布線在第三晶體管單元的與第二源極布線延伸的一側(cè)相反的一側(cè)上延伸。
【專利說明】半導(dǎo)體裝置
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]通過引用將2013年7月31日提交的日本專利申請(qǐng)N0.2013-158833包括其說明書、附圖及摘要完整合并至此。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及半導(dǎo)體裝置，更具體地，涉及適用于包括例如晶體管和布線的半導(dǎo)體裝置的技術(shù)。

【背景技術(shù)】
[0004]一種類型的半導(dǎo)體裝置具有用于功率控制的晶體管。例如，在日本未審專利公開N0.2001-77206中描述了這樣的半導(dǎo)體裝置。上述未審專利描述了彼此并列的多個(gè)晶體管單元。具體地，在每一個(gè)晶體管單元中，彼此并列地提供多個(gè)晶體管。從每一個(gè)晶體管引出漏極布線和源極布線以使其取向在彼此相反的方向。要耦接至漏極布線的部件和要耦接至源極布線的部件兩者都布置在晶體管單元之間。
[0005]另一方面，近來在發(fā)展使用化合物半導(dǎo)體層作為溝道的晶體管。這種晶體管具有導(dǎo)通電阻低的特性。
[0006]概述
[0007]在具有晶體管的半導(dǎo)體裝置中，需要減小導(dǎo)通電阻。該導(dǎo)通電阻包括產(chǎn)生自晶體管的分量和產(chǎn)生自布線的分量。本發(fā)明的發(fā)明人已經(jīng)研究了如何降低產(chǎn)生自布線的電阻分量。從本說明書的描述和附圖中，其它問題和新穎的特征將變得清楚。
[0008]根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體裝置包括第一晶體管單元、第二晶體管單元和第三晶體管單元。這些晶體管單元以該順序以第一方向并排地排列，每一個(gè)晶體管單元具有其柵電極以第一方向延伸的多個(gè)晶體管。第一布線在第一晶體管單元和第二晶體管單元之間延伸，并且第二布線在第一晶體管單元的與第一布線所延伸的一側(cè)相反的一側(cè)上延伸；而第三布線在第二晶體管單元和第三晶體管單元之間延伸，并且第四布線在第三晶體管單元的與第三布線所延伸的一側(cè)相反的一側(cè)上延伸。第一布線耦接至第一晶體管單元中的晶體管的源電極，并耦接至第二晶體管單元中的晶體管的源電極。第二布線耦接至第一晶體管單元中的晶體管的漏電極。第三布線耦接至第二晶體管單元中的晶體管的漏電極，并耦接至第三晶體管單元中的晶體管的漏電極。第四布線在第二方向上延伸，并耦接至第三晶體管單元中的晶體管的源電極。
[0009]根據(jù)實(shí)施例，可以降低具有晶體管的半導(dǎo)體裝置中的產(chǎn)生自布線的電阻分量。

【專利附圖】

【附圖說明】
[0010]圖1是示出根據(jù)第一實(shí)施例的半導(dǎo)體裝置的配置的平面圖；
[0011]圖2是示出晶體管單元的配置的平面圖；
[0012]圖3是示出圖2中A-A’剖面的第一例子的圖；
[0013]圖4是示出圖2中A-A’剖面的第二例子的圖；
[0014]圖5是示出圖2中A-A’剖面的第三例子的圖；
[0015]圖6是示出圖2中A-A’剖面的第四例子的圖；
[0016]圖7是沿著圖2中的線B-B’截取的剖面圖；
[0017]圖8是示出根據(jù)第二實(shí)施例的半導(dǎo)體裝置的配置的平面圖；
[0018]圖9是圖8中示出的半導(dǎo)體裝置的剖面圖；
[0019]圖10是示出圖8的變體的圖；
[0020]圖11是示出圖8的變體的圖；
[0021]圖12是示出包括半導(dǎo)體裝置SD的電子裝置的配置的圖；以及
[0022]圖13是示出根據(jù)第三實(shí)施例半導(dǎo)體裝置的配置的圖；

【具體實(shí)施方式】
[0023]下面，將參考附圖描述優(yōu)選的實(shí)施例。由相似的附圖標(biāo)記指示在每一個(gè)附圖中示出的相同或相似的組件，并將適當(dāng)?shù)厥÷灾貜?fù)性的描述。
[0024](第一實(shí)施例)
[0025]圖1是示出根據(jù)第一實(shí)施例的半導(dǎo)體裝置SD的配置的平面圖。在該圖中示出的半導(dǎo)體裝置SD包括多個(gè)晶體管單元TRU (第一晶體管單元(TRU1)、第二晶體管單元(TRU2)以及第三晶體管單元(TRU3))，多個(gè)漏極布線DRI (第二布線和第三布線)，以及多個(gè)源極布線(第一布線和第四布線)。
[0026]晶體管單元TRU在第一方向(圖中的Y方向)并排地排列，每個(gè)晶體管單元具有多個(gè)晶體管TR(下面將詳細(xì)描述)。例如，晶體管TR是用于功率控制的晶體管，并且其柵電極(將參考圖2描述)以第一方向延伸。
[0027]漏極布線DRI和源極布線SOI交替地位于晶體管單元TRU之間，并且以與第一方向交叉的方向(第二方向:圖中的X方向)延伸，例如，以與第一方向垂直的方向。換言之，在晶體管單元TRU之間的每隔一個(gè)的間隔中形成漏極布線DRI，并在晶體管單元TRU之間的剩余間隔中形成源極布線SOI。換言之，第一源極布線S0I1(第一布線)在第一晶體管單元TRU1和第二晶體管單元TRU2之間延伸，而第一漏極布線DRI1 (第三布線)在第二晶體管單元TRU2和第三晶體管單元TRU3之間延伸。第二漏極布線DRI2(第二布線)在第一晶體管單元TRU1的與第一布線S0I1所延伸的一側(cè)相反的一側(cè)上延伸，并且第二源極布線S0I2(第四布線)在第三晶體管單元TRU3的與第一漏極布線DRI1所延伸的一側(cè)相反的一側(cè)上延伸。
[0028]包括在第一晶體管單元TUR1中的晶體管TR的源電極S0E和包括在第二晶體管單元TUR2中的晶體管TR的源電極S0E都耦接至第一源極布線S0I1。包括在第一晶體管單元TRU1中的晶體管TR的漏電極DRE耦接至第二漏極布線DRI2。包括在第二晶體管單元TUR2中的晶體管TR的漏電極DRE和包括在第三晶體管單元TUR3中的晶體管TR的漏電極DRE都耦接至第一漏極布線DRI1。包括在第三晶體管單元TRU3中的晶體管TR的源電極S0E耦接至第二源極布線S0I2。
[0029]在圖中所示的例子中，半導(dǎo)體裝置SD僅包括三個(gè)晶體管單元TRU,但其也可以包括四個(gè)或更多個(gè)晶體管單元TRU。在這種情況中，包括在位于第一晶體管單元TRU1旁邊的晶體管單元TRU (未示出)中的晶體管TR的漏電極也耦接至第二漏極布線DRI2。另外，包括在位于第三晶體管單元TRU3旁邊的晶體管單元TRU(未示出)中的晶體管TR的源電極也耦接至第二源極布線S0I2。
[0030]圖2是示出晶體管單元TRU的配置的平面圖。通過使用襯底SUB形成半導(dǎo)體裝置SD。在襯底SUB中形成元件隔離區(qū)域EI。元件隔離區(qū)域EI將其中形成晶體管TR的區(qū)域(此后稱為元件形成區(qū)域)與其它區(qū)域隔離。元件隔離區(qū)域EI是例如通過將高濃度的B引入到阻擋層BAR(稍后將參照?qǐng)D3描述)以及溝道層CNL(稍后將參照?qǐng)D3描述)中而提高其電阻的區(qū)域。元件隔離區(qū)域EI的下端位于緩沖層BUF的表面層之上。
[0031]在每一個(gè)晶體管單元TRU中提供元件形成區(qū)域。在元件形成區(qū)域中形成晶體管TR。晶體管TR以第二方向(X方向)排列。晶體管TR中的每一個(gè)具有柵電極GE。這些柵電極以第一方向(Y方向)相互平行地延伸。尤其是，元件形成區(qū)域可以具有矩形形狀。柵電極GE與元件形成區(qū)域的短邊平行地延伸。由包含例如Au或A1的金屬形成柵電極GE。
[0032]柵電極GE的兩端都位于元件隔離區(qū)域EI之上。柵電極的一個(gè)端部通過柵極布線GEI耦接至柵極板GEP。在元件隔離區(qū)域EI之上形成柵極布線GEI，并且柵極布線GEI以第二方向(X方向)延伸。即，將柵電極GE形成梳狀形狀。
[0033]提供源電極S0E和漏電極DRE交替地設(shè)置在柵電極GE之間。換言之，在元件形成區(qū)域中，源電極S0E、柵電極GE、漏電極DRE以及柵電極GE以該順序沿著第二方向(X方向)重復(fù)地排列。源電極S0E通過源極布線SOI彼此并聯(lián)地耦接，而漏電極DRE通過漏極布線DRI耦接到一起。
[0034]因?yàn)樵礃O布線SOI與源電極S0E是一體的，因此其可以被稱為是源電極S0E的一部分。類似地，因?yàn)槁O布線DRI與漏電極DRE是一體的，因此其可以被稱為是漏電極DRE的一部分。即，在本實(shí)施例中，源電極S0E和漏電極DRE分別形成梳狀形狀。源電極S0E和漏電極DRE分別包括例如A1。
[0035]在源極布線SOI延伸的方向(即，圖中的X方向)，包括在彼此相鄰的兩個(gè)晶體管單元TRU中的源極布線SOI交替地排列，并且包括在彼此相鄰的兩個(gè)晶體管單元TRU中的漏極布線DRI也交替地排列。
[0036]圖3是示出圖2中A-A’剖面的第一例子的圖。襯底SUB具有如下的配置，其中緩沖層BUF、溝道層CNL以及阻擋層BAR以該順序在襯底SUB2之上外延生長。襯底SUB2是例如P+型體硅襯底。緩沖層BUF是溝道層CNL和襯底層SUB之間的緩沖。緩沖層BUF是化合物半導(dǎo)體層，例如氮化物半導(dǎo)體層，其中重復(fù)地層疊AlN/GaN。溝道層CNL是在緩沖層BUF之上外延地生長的層。溝道層CNL包括例如GaN，但也可以包括包含AlGaN等的其他氮化物半導(dǎo)體層。阻擋層BAR由晶格常數(shù)與溝道層CNL不同的材料形成。阻擋層BAR包括例如AlGaN。隨著形成了阻擋層BAR，在溝道層CNL中產(chǎn)生用作為載流子的二維電子氣。
[0037]在阻擋層BAR之上形成漏電極DRE和源電極S0E。此外，在，在漏電極DRE和源電極S0E之間的阻擋層BAR的區(qū)域之上形成絕緣膜INS2和柵電極GE。在該圖所示的例子中，絕緣膜INS2兼作為柵極絕緣膜。在該圖所示的例子中，絕緣膜INS2包括例如非晶態(tài)的A1203或Si02。在該圖所示的例子中，為了確保柵極和漏極之間的耐受電壓，柵電極GE和漏電極DRE之間的距離比柵電極GE和源電極S0E之間的距離大。
[0038]圖4是示出圖2中A-A’剖面的第二例子的圖。在該圖所示的例子中，晶體管TR是MIS-HJ-FET (金屬-絕緣體-半導(dǎo)體異質(zhì)結(jié)場效應(yīng)晶體管)。具體地，柵電極GE的一部分嵌入在絕緣膜INS2中，以通過絕緣膜INS1耦接至阻擋層BAR。絕緣膜INS1還形成在絕緣膜INS2之上，以及絕緣膜INS2和柵電極GE之間。在該圖所示的例子中，絕緣膜INS1兼作柵極絕緣膜。在該圖所示的例子中，絕緣膜INS2是例如SiN膜。絕緣膜INS1包括例如非晶態(tài)的A1203或Si02。在該結(jié)構(gòu)中，形成在溝道層CNL中的二維電子氣在柵電極GE下的部分中中斷。因此，在將小于閾值的電壓施加到柵電極GE的狀態(tài)下，電流流過溝道層CNL。而當(dāng)將電壓施加到柵電極GE時(shí)，電流不流過溝道層CNL。
[0039]圖5是不出圖2中A-A’剖面的第三例子的圖。在該圖所不的例子中，晶體管TR是MIS-FET (金屬-絕緣體-半導(dǎo)體場效應(yīng)晶體管)，并且是常斷(normally-off)型晶體管。具體地，柵電極的一部分穿透絕緣膜INS2以及阻擋層BAR達(dá)到溝道層CNL。在絕緣膜INS2、阻擋層BAR和溝道層CNL中的每一個(gè)與柵電極GE之間形成絕緣膜INS1。絕緣膜INS1和INS2的配置與圖4中的第二例子的配置相同。絕緣膜INS1也兼作柵極絕緣膜。在溝道層CNL中形成的二維電子氣被柵電極GE分開。因此，在沒有電壓施加到柵電極GE的狀態(tài)下，沒有電流流過溝道層CNL。而當(dāng)將電壓施加到柵電極GE時(shí)，電流流過溝道層CNL。
[0040]圖6是示出圖2中A-A’剖面的第四例子的圖。在該圖所示的例子中，晶體管TR是J-FET (結(jié)型場效應(yīng)晶體管)，并且是常斷型晶體管。具體地，在阻擋層BAR和柵電極GE之間形成第一導(dǎo)電類型的層SEM。第一導(dǎo)電類型的層SEM包括例如AlGaN。
[0041]圖7是沿圖2中的線B-B’截取的剖面圖。絕緣膜INS2還形成在元件隔離區(qū)域EI之上。柵極布線GEI位于絕緣膜INS2之上。在絕緣膜INS2和柵極布線GEI之上形成層間絕緣膜INSL1。層間絕緣膜INSL由例如SiN膜形成不在元件形成區(qū)域之上形成層間絕緣膜INSL1。在層間絕緣膜INSL1之上形成源極布線SOI和漏極布線DRI。
[0042]隨后，將描述制造半導(dǎo)體裝置SD的方法的例子。首先，在襯底SUB2之上順序外延生長緩沖層BUF、溝道層CNL以及阻擋層BAR。隨后，在阻擋層BAR和溝道層CNL中形成元件隔離區(qū)域EI。
[0043]隨后，通過使用例如CVD方法，在阻擋層BAR和元件隔離區(qū)域EI之上形成絕緣膜INS2。隨后，通過濺射法在絕緣膜INS2之上形成作為柵電極GE、柵極布線GEI以及柵極板GEP的膜。隨后，選擇性地去除該膜。從而，形成柵電極GE、柵極布線GEI以及柵極板GEP。隨后，通過CVD方法在柵電極GE和絕緣膜INS2之上形成層間絕緣膜INSL1。
[0044]隨后，在層間絕緣膜INSL1之上形成掩模圖案，之后通過利用該掩模圖案作為掩模刻蝕層間絕緣膜INSL1。因此，去除層間絕緣膜INSL1位于元件形成區(qū)域中的一分。隨后，移除掩模圖案。
[0045]隨后，使用例如濺射方法，在層間絕緣膜INSL1以及位于元件形成區(qū)域中的阻擋層BAR之上，形成用作為源電極S0E、源極布線SO1、漏電極DRE以及漏極布線DRI的金屬膜。隨后，選擇性地移除該金屬膜。從而形成源電極S0E、源極布線SO1、漏電極DRE以及漏極布線 DRI。
[0046]下面將描述本實(shí)施例的優(yōu)點(diǎn)。根據(jù)該實(shí)施例，第一源極布線S0I耦接至包括在第一晶體管單元TRUI中的源電極S0E和包括在第二晶體管單元TRU2中的源電極S0E兩者。第一漏極布線DRI耦接至包括在第二晶體管TRU2中的漏電極DRE和包括在第三晶體管單元TRU3中的漏電極DRE。因此，在彼此相鄰的兩個(gè)晶體管單元之間可以僅提供漏極布線DRI和源極布線SOI之一。因此，與將兩個(gè)布線都布置在彼此相鄰的兩個(gè)晶體管單元TRU之間的情況相比，由于不再需在彼此相鄰的漏極布線DRI和源極布線SOI之間的空間，因此，可以增大漏極布線DRI或源極布線SOI的寬度。因此，可以減小半導(dǎo)體裝置中產(chǎn)生的寄生電阻中的由布線產(chǎn)生的電阻分量。
[0047]由其是，在本實(shí)施例中在溝道層CNL中形成晶體管TR的溝道。溝道層CNL是化合物半導(dǎo)體層，其電阻低于硅的電阻。在此類情況中，如果布線電阻高，那么即使在減小了晶體管TR的寄生電阻，使用化合物半導(dǎo)體層的意義也變得很小。在本實(shí)施例中，因?yàn)榭梢詼p小由布線產(chǎn)生的電阻分量，所以對(duì)于晶體管TR的溝道層使用化合物半導(dǎo)體層的作用變得很大。
[0048](第二實(shí)施例)
[0049]圖8是示出根據(jù)第二實(shí)施例的半導(dǎo)體裝置SD的配置的平面圖，并且，圖9是圖8中示出的半導(dǎo)體裝置的剖面圖。圖8和圖9分別對(duì)應(yīng)于第一實(shí)施例中的圖1和圖7。根據(jù)本實(shí)施例的半導(dǎo)體裝置SD包括:多個(gè)漏極盤(pad)電極DRP (第二上層導(dǎo)電圖案和第三上層導(dǎo)電圖案)、多個(gè)漏極觸點(diǎn)DRC(第二耦接部件和第三耦接部件)、多個(gè)源極盤電極S0P(第一上層導(dǎo)電圖案和第四上層導(dǎo)電圖案)、多個(gè)源極觸點(diǎn)S0C(第一耦接部件和第四耦接部件)。
[0050]在漏極布線DRI和源極布線SOI上方的層中形成源極盤電極S0P和漏極盤電極DRP的每一個(gè)，并且源極盤電極S0P和漏極盤電極DRP的每一個(gè)的寬度比漏極布線DRI和源極布線S0I的寬度寬。源極盤電極S0P和漏極盤電極DRP以第二方向(圖中的X方向)延伸。
[0051]如圖8中所示出的，源極盤電極S0P的至少部分與源極布線S0I重疊，并且漏極盤電極DRP的至少部分與漏極布線DRI重疊。源極觸點(diǎn)S0C位于源極盤電極S0P與源極布線S0I彼此重疊的區(qū)域。漏極觸點(diǎn)DRC位于漏極盤電極DRP與漏極布線DRI彼此重疊的區(qū)域。源極觸點(diǎn)S0C將源極布線S0I耦接至源極盤電極S0P，漏極觸點(diǎn)DRC將漏極布線DRI耦接至漏極盤電極DRP。提供源極盤電極S0P以減小源極布線S0I的表面電阻，而提供漏極盤電極DRP以降低漏極布線DRI的表面電阻。
[0052]如在圖9中示出的，在源極布線S01、漏極布線DRI以及層間絕緣膜INSL1之上形成層間絕緣膜INSL2。層間絕緣膜INSL2是例如氧化硅膜。在層間絕緣膜INSL2之上形成源極盤電極S0P和漏極盤電極DRP，并且源極觸點(diǎn)S0C和漏極觸點(diǎn)DRC嵌入在層間絕緣膜INSL2中。源極觸點(diǎn)S0C可以與源極盤電極S0P —體地形成。類似地，漏極觸點(diǎn)DRC可以與漏極盤電極DRP—體地形成。源極盤電極S0P和漏極盤電極DRP由金屬(例如A1)形成。
[0053]如圖8所示，當(dāng)平面地看時(shí)，耦接至第一漏極布線DRI1的漏極盤電極DRP (第一漏極盤電極DRP1)的部分與第一晶體管單元TRU1重疊。耦接至第一源極布線S0I1的源極盤電極S0P (第一源極盤電極S0P1)的一部分與第一晶體管單元TRU1和第二晶體管單元TRU2中的至少一個(gè)重疊。耦接至第二漏極布線DRI2的第二漏極盤電極DRP2的一部分與第二晶體管單元TRU2和第三晶體管單元TRU3中的至少一個(gè)重疊。另外，耦接至第二源極布線S0I2的第二源極盤電極S0P2的一部分與第三晶體管單元TRU3重疊。以這樣的配置，在不增加半導(dǎo)體裝置SD的平面形狀的情況下，通過增大漏極盤電極DRP和源極盤電極S0P的平面形狀可以進(jìn)一步減小源電極S0E和漏電極DRE的表面電阻。
[0054]在該圖所示的例子中，所述第一源極盤電極S0P1的一部分與第一晶體管單元TUR1重疊，而其另一部分與第二晶體管單元TUR2重疊。所述第一源極盤電極S0P1的所述部分(與第一晶體管單元TUR1重疊的部分)的寬度與所述第一源極盤電極S0P1的所述另一部分(與第二晶體管單元TUR2重疊的所述另一部分)的寬度幾乎彼此相等。所述第二漏極盤電極DRP2的一部分與第二晶體管單元TUR2重疊，而其另一部分與第三晶體管單元TUR3的至少一邊重疊。所述第二漏極盤電極DRP2的所述部分(與第二晶體管單元TUR2重疊的部分)的寬度與其所述另一部分(與第三晶體管單元TUR3重疊的所述另一部分)的寬度幾乎彼此相等。
[0055]然而，如圖10中所示，所述第一源極盤電極S0P1的所述部分(與第一晶體管單元TUR1重疊的部分)的寬度與所述第一源極盤電極S0P1的所述另一部分(與第二晶體管單元TUR2重疊的所述另一部分)的寬度可以彼此不同。另外，所述第二漏極盤電極DRP2的所述部分(與第二晶體管單元TUR2重疊的部分)的寬度與所述第二漏極盤電極DRP2的所述另一部分(與第三晶體管單元TUR3重疊的所述另一部分)的寬度可以彼此不同。
[0056]另外，如圖11中所示，第一漏極盤電極DRP1可以僅與第二晶體管單元TRU2重疊，并且第二源極盤電極S0P2可以僅與第三晶體管單元TRU3重疊。
[0057]如圖8、10及11中示出的，在與源極盤電極S0P和漏極盤電極DRP相同的層中形成柵極盤極(gate pad pole)GEP?通過嵌入在層間絕緣膜INSL2中的柵極觸點(diǎn)GEC將柵極盤電極GEP2耦接至柵極板GEP。
[0058]圖12是示出根據(jù)本實(shí)施例的包括半導(dǎo)體裝置SD的電子裝置ED的配置的圖。在該圖所示的例子中，半導(dǎo)體裝置SD安裝在保持部件HLD上。保持部件HLD是例如半導(dǎo)體封裝的引線框架，并包括柵極端子GET、源極端子S0T和漏極端子DRT。柵極端子GET通過接合線WIR2耦接至柵極盤電極GEP2。源極端子S0T通過接合線WIR1 (第一接合部件和第四接合部件)耦接至源極盤電極S0P，而漏極端子DRT通過接合線WIR3 (第二接合部件和第三接合部件)耦接至漏極盤電極DRP。以這樣的配置，不須將接合線WIR1和WIR3所耦接的盤與源極盤電極S0P和漏極盤電極DRP分開提供，并因此可以抑制半導(dǎo)體裝置SD尺寸上的增長。另外，接合線WIR1在多個(gè)點(diǎn)接合到源極盤電極S0P，并且接合線WIR3在多個(gè)點(diǎn)接合到漏極盤電極DRP。因此，可以從多個(gè)位置向源極盤電極S0P或漏極盤電極DRP提供電壓。源極盤電極S0P或漏極盤電極DRP的電阻通常比接合線WIR1及接合線WIR3的電阻高。因此，以前述的配置，源極盤電極S0P和漏極盤電極DRP占電流路徑的比例變小，并因此可以減小該電流路徑的電阻。
[0059]替代地，因?yàn)樵礃O盤電極S0P和漏極盤電極DRP的寬度較寬，因此可以采用帶狀接合線(接合帶)作為接合線WIR1和WIR3。在這種情況下，也可以減小產(chǎn)生自接合線WIR1和WIR3的電阻分量。另外，可以分別增加接合線WIR1和源極盤電極S0P之間的接觸面積及接合線WIR3和漏極盤電極DRP之間的接觸面積，并因此也可以減小它們各自之間的耦接電阻。
[0060]如上所述的，在本實(shí)施例中也可以獲得與在第一實(shí)施例中相同的優(yōu)點(diǎn)。另外，因?yàn)樘峁┰礃O盤電極S0P和漏極盤電極DRP，所以可以減小源極電極S0E和漏極電極DRE的表面電阻。
[0061](第三實(shí)施例)
[0062]圖13是示出根據(jù)第三實(shí)施例的半導(dǎo)體裝置SD的配置的圖。根據(jù)本實(shí)施例的半導(dǎo)體裝置SD除了以下幾點(diǎn)外，與第二實(shí)施例的半導(dǎo)體裝置的配置相同。
[0063]首先，漏極盤電極DRP和源極盤電極S0P沿著與源極布線SOI交叉的方向(即，第二方向)延伸。分別在漏極盤電極DRP與每一個(gè)漏極布線DRI之間的交叉點(diǎn)處提供漏極觸點(diǎn)DRC，分別在源極盤電極S0P與每一個(gè)源極布線SOI之間的交叉點(diǎn)處提供源極觸點(diǎn)S0C。換言之，通過彼此不同的漏極觸點(diǎn)DRC將漏極電極DRE耦接至同一漏極盤電極DRP，而通過彼此不同的源極觸點(diǎn)S0C將源極電極S0E耦接至同一源極盤電極S0P。
[0064]在本實(shí)施例中也可以獲得與在第二實(shí)施例中的相同的優(yōu)點(diǎn)。
[0065]以上已經(jīng)基于優(yōu)選的實(shí)施例具體地描述了由本發(fā)明人做出的發(fā)明，但是本發(fā)明不應(yīng)限于優(yōu)選的實(shí)施例，并且無用說，可以在不脫離本發(fā)明的主旨的范圍內(nèi)對(duì)本發(fā)明做出各種改變。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，包括: 第一晶體管單元、第二晶體管單元，和第三晶體管單元，以該順序在第一方向排列， 其中，第一晶體管單元、第二晶體管單元和第三晶體管單元中的每一個(gè)具有柵電極以第一方向延伸的多個(gè)晶體管，并且其中，所述半導(dǎo)體裝置還包括: 第一布線，其以與第一方向交叉的第二方向，在第一晶體管單元和第二晶體管單元之間延伸，并且所述第一布線耦接至第一晶體管單元中的晶體管的源電極和第二晶體管單元中的晶體管的源電極； 第二布線，其位于第一晶體管單元的與第一布線所位于的一側(cè)相反的一側(cè)上，并以第二方向延伸，并且所述第二布線耦接至第一晶體管單元中的晶體管的漏電極； 第三布線，其以第二方向在第二晶體管單元和第三晶體管單元之間延伸，并且所述第三布線耦接至第二晶體管單元中的晶體管的漏電極和第三晶體管單元中的晶體管的源電極；和 第四布線，其位于第三晶體管單元的與第三布線所位于的一側(cè)相反的一側(cè)上，并以第二方向延伸，并且所述第四布線耦接至第三晶體管單元中的晶體管的源電極。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，包括: 第一上層導(dǎo)電圖案，其設(shè)置在第一布線上方的層中，在寬度上大于第一布線，并且其以第二方向延伸； 第一耦接部件，其將第一布線耦接至第一上層導(dǎo)電圖案； 第二上層導(dǎo)電圖案，其設(shè)置在第二布線上方的層中，在寬度上大于第二布線，并且其以第二方向延伸； 第二耦接部件，其將第二布線耦接至第二上層導(dǎo)電圖案； 第三上層導(dǎo)電圖案，其設(shè)置在第三布線上方的層中，在寬度上大于第三布線，并且其以第二方向延伸； 第三耦接部件，其將第三布線耦接至第三上層導(dǎo)電圖案； 第四上層導(dǎo)電圖案，其設(shè)置在第四布線上方的層中，并且在寬度上大于第四布線，并且其以第二方向延伸，和 第四耦接部件，其將第四布線耦接至第四上層導(dǎo)電圖案。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中，當(dāng)平面地看時(shí): 所述第一上層導(dǎo)電圖案的一部分與第一晶體管單元重疊； 所述第二上層導(dǎo)電圖案的一部分與第一晶體管單元和第二晶體管單元中的至少一個(gè)重疊； 所述第三上層導(dǎo)電圖案的一部分與第二晶體管單元和第三晶體管單元中的至少一個(gè)重疊；并且 所述第四上層導(dǎo)電圖案的一部分與第三晶體管單元重疊。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其中: 所述第二上層導(dǎo)電圖案的所述一部分與第一晶體管單元重疊，所述第二上層導(dǎo)電圖案的另一部分與第二晶體管單元重疊； 所述第三上層導(dǎo)電圖案的所述一部分與第二晶體管單元重疊；并且 所述第二上層導(dǎo)電圖案的另一部分與第三晶體管單元重疊。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，包括: 第一接合部件，其將第一上層導(dǎo)電圖案耦接至第一外部端子； 第二接合部件，其將第二上層導(dǎo)電圖案耦接至第二外部端子； 第三接合部件，其將第三上層導(dǎo)電圖案耦接至所述第二外部端子；和 第四接合部件，其將第四上層導(dǎo)電圖案耦接至所述第一外部端子。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，包括: 第一上層導(dǎo)電圖案和第二上層導(dǎo)電圖案，其設(shè)置在第一布線上方的層中，并且在寬度上大于第一布線、第二布線、第三布線以及第四布線，并且其以第一方向延伸，并且當(dāng)平面地看時(shí)，其與第一晶體管單元、第二晶體管單元和第三晶體管單元重疊； 第一耦接部件，其將第一布線耦接至所述第一上層導(dǎo)電圖案； 第二耦接部件，其將第二布線耦接至所述第二上層導(dǎo)電圖案； 第三耦接部件，其將第三布線耦接至所述第二上層導(dǎo)電圖案，和 第四耦接部件，其將第四布線耦接至所述第一上層導(dǎo)電圖案。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中，所述晶體管是用于功率控制的晶體管。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中，所述晶體管的溝道形成在化合物半導(dǎo)體層中。
【文檔編號(hào)】H01L23/52GK104347579SQ201410374171
【公開日】2015年2月11日 申請(qǐng)日期:2014年7月31日 優(yōu)先權(quán)日:2013年7月31日
【發(fā)明者】松本明, 三浦喜直, 中柴康隆 申請(qǐng)人:瑞薩電子株式會(huì)社