具有嵌入式發(fā)射極短路觸點(diǎn)的快速切換igbt及其制作方法
【專利摘要】本發(fā)明涉及具有嵌入式發(fā)射極短路觸點(diǎn)的快速切換IGBT及其制作方法。呈現(xiàn)了具有帶一體發(fā)射極短路的高壓IGBT的集成電路，以及制造工藝，該制造工藝采用晶片接合或者生長外延硅，用于受控的漂移區(qū)厚度和較快的切換速度。
【專利說明】具有嵌入式發(fā)射極短路觸點(diǎn)的快速切換IGBT及其制作方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及集成電路領(lǐng)域，更具體地涉及具有嵌入式發(fā)射極短路觸點(diǎn)的快速切換絕緣柵雙極晶體管(IGBT )器件。
【背景技術(shù)】
[0002]IGBT包括雙極晶體管和M0SFET。雙極發(fā)射極位于器件的底部(盡管在多種描述中，底部端子有時(shí)稱為“集電極”，其中IGBT高電壓端子(IGBT集電極)連接至充當(dāng)集成雙極晶體管的發(fā)射極的區(qū)域)，并操作以將少數(shù)載流子注入到雙極基極中，從而用空穴和電子的等離子體填充這塊區(qū)域，以有助于高電流密度。IGBT中的雙極導(dǎo)電在每單位面積的電流方面提供了優(yōu)勢，但在切換速度方面導(dǎo)致了劣勢。在電流停止流動(dòng)之后，空穴-電子等離子體中過量的載流子不會(huì)即刻消失，器件無法返回到關(guān)閉狀態(tài)且支持低泄露的高電壓，直到過量的載流子消失。因此，如果器件是針對(duì)快速切換而設(shè)計(jì)的，則有必要建立一種機(jī)制，以快速移除過量載流子。
[0003]在具有與一種導(dǎo)電類型的基極區(qū)相鄰的相反的導(dǎo)電類型的發(fā)射極區(qū)的雙極器件中，電流同時(shí)由空穴和電子承載。在導(dǎo)電期間，發(fā)射極將其多數(shù)載流子作為少數(shù)載流子注入到基極區(qū)中。這些少數(shù)載流子進(jìn)入到基極中允許等量的基極多數(shù)載流子進(jìn)入，并且因此基極區(qū)中的總載流子濃度可以迅速超過基極摻雜濃度。結(jié)果是對(duì)基極區(qū)進(jìn)行電導(dǎo)率調(diào)制，其中與背景值相比，基極電導(dǎo)率變得非常大，電阻率變得非常小。這種電導(dǎo)率調(diào)制的雙極導(dǎo)電有利地允許器件承載比類似的單級(jí)器件高得多的電流密度。在IGBT中，發(fā)射極操作以將載流子發(fā)射到雙極基極處的電壓支持區(qū)域中，并且可以使用將發(fā)射極連接至基極的發(fā)射極短路觸點(diǎn)用于移除過量的載流子從而快速關(guān)閉器件，以此構(gòu)造快速切換IGBT。一般而言，可以在發(fā)射極和基極之間提供電阻器或低阻抗觸點(diǎn)，與發(fā)射極-基極結(jié)平行。這種發(fā)射極-基極分流電阻器可以在外部連接，或者在結(jié)構(gòu)的內(nèi)部構(gòu)造。
[0004]過量的載流子可以因此從基極區(qū)快速移除從而中斷電流流動(dòng)，以便進(jìn)行快速切換應(yīng)用。實(shí)現(xiàn)上述效果的一種方式是生成復(fù)合中心，以提供空穴和電子能夠復(fù)合的中間帶能量水平。復(fù)合中心可以通過用重金屬(例如金或鉬金)摻雜晶體而提供，或者通過用高能中子、質(zhì)子、電子或伽馬射線轟擊晶體從而產(chǎn)生局部損傷部位而提供。短路發(fā)射極具有超過復(fù)合中心的若干優(yōu)勢。復(fù)合中心在高載流子密度下移除載流子的效率比在低密度下移除載流子的效率高，而發(fā)射極短路在低載流子密度下更有效，低載流子密度是切換期間的狀況。隨著載流子密度增加，更多的載流子與復(fù)合中心相遇并復(fù)合，但是這限制了電導(dǎo)率調(diào)制的水平，并因此增加了導(dǎo)通電壓。發(fā)射極短路在低載流子密度下具有更好的作用。當(dāng)電流足夠低，使得發(fā)射極短路電阻器上的電壓降小于結(jié)的內(nèi)建偏移電壓0.6-0.8V時(shí)，幾乎所有的多數(shù)載流子流過短路觸點(diǎn)或電阻器，而不是穿過結(jié)并且注入少數(shù)載流子。僅使用復(fù)合中心，多數(shù)載流子繼續(xù)穿過結(jié)并且注入少數(shù)載流子，即使下降到非常低的電流水平，由此減慢了器件的關(guān)閉。使用發(fā)射極短路，在短路電阻器兩端的電壓降一下降到低于0.6-0.8V時(shí)，少數(shù)載流子注入就會(huì)停止。因此發(fā)射極短路減小了低電流增益，而對(duì)高電流增益僅有很小的影響。
[0005]高壓IGBT器件用于切換高壓電力，并且一些應(yīng)用對(duì)于開啟和關(guān)閉均要求快速切換時(shí)間。對(duì)于給定的切換速度，用發(fā)射極短路制作的IGBT在低電流水平和高電流水平下均可以具有比僅用復(fù)合中心制作的IGBT低的導(dǎo)通電壓。然而，具有高切換速度的高壓器件需要控制漂移區(qū)厚度，而常規(guī)技術(shù)針對(duì)具有實(shí)現(xiàn)高速切換所需的相當(dāng)薄的漂移區(qū)的器件無法提供背面處理以生成發(fā)射極短路。

【發(fā)明內(nèi)容】

[0006]為遵守37CFR § 1.73，現(xiàn)在總結(jié)本公開的各方面，通過簡要地指出本公開的本質(zhì)和主旨，有助于對(duì)本公開的基本理解，其中該總結(jié)不是本公開的廣泛描述，并且無意確定本公開的某些元素，亦不是描述其范圍。相反，該總結(jié)的主要目的是在下文示出更詳細(xì)的描述之前，以簡化的形式說明本公開的一些概念，并且該總結(jié)的提交應(yīng)理解為不會(huì)用于解釋或限制權(quán)利要求的范圍或意義。
[0007]提供了集成電路(IC)和制造工藝，其用于制造IGBT，該IGBT具有發(fā)射極短路觸點(diǎn)結(jié)構(gòu)，用于較快的切換速度，并且具有使用接合晶片和/或外延生長硅控制的漂移區(qū)厚度。提供的IC具有IGBT發(fā)射極和一個(gè)或更多關(guān)聯(lián)的短路觸點(diǎn)，這些短路觸點(diǎn)靠近兩個(gè)接合晶片的接合界面形成，或在外延生長硅漂移區(qū)下方形成。在一些實(shí)施例中，通過在MOS結(jié)構(gòu)形成之后進(jìn)行選擇性材料移除處理，和/或通過控制外延生長工藝來控制漂移區(qū)厚度。因此在一些實(shí)施例中，提供的IGBT具有相對(duì)薄的漂移區(qū)，約為ΙΟΟμπι或者更小，以便通過提供一個(gè)或更多發(fā)射極短路觸點(diǎn)實(shí)現(xiàn)高切換速度操作。所公開的實(shí)施例有利地以一種方式結(jié)合這兩個(gè)優(yōu)勢，這種方式對(duì)于先前使用常規(guī)制造技術(shù)是不可能的。 【專利附圖】

【附圖說明】
[0008]以下描述和附圖詳細(xì)地闡述本公開的一些示意性實(shí)施方式，其表示可實(shí)現(xiàn)本公開的各種原理的幾個(gè)示范性方法。然而，所示出的實(shí)例不是本公開的可能實(shí)施例的窮盡。當(dāng)結(jié)合附圖考慮時(shí)，以下詳細(xì)描述對(duì)本公開的其他目的、優(yōu)勢和新穎的特征進(jìn)行闡述，其中:
[0009]圖1是根據(jù)本公開的一個(gè)或更多原理示出具有絕緣柵雙極晶體管(IGBT)的接合晶片集成電路的局部剖面?zhèn)纫晥D，其中所述IGBT具有在上部晶片的底部形成的發(fā)射極短路觸點(diǎn)。
[0010]圖2是示出制作圖1的集成電路的示范性工藝的流程圖；
[0011]圖3-9是示出圖1的集成電路的局部剖面?zhèn)纫晥D，描繪為連續(xù)的制造階段；
[0012]圖10和11是根據(jù)本公開的原理示出具有IGBT的接合晶片集成電路的進(jìn)一步實(shí)施例的局部剖面?zhèn)纫晥D，其中所述IGBT具有在下部載體晶片的頂部形成的發(fā)射極短路觸
占.[0013]圖12是示出制作圖10和11的集成電路的示范性工藝的流程圖；
[0014]圖13-19是示出圖10的集成電路的局部剖面?zhèn)纫晥D，描繪為連續(xù)的制造階段；
[0015]圖20是根據(jù)本公開的原理示出具有IGBT的集成電路的另一個(gè)實(shí)施例的局部剖面?zhèn)纫晥D，其中所述IGBT具有在上部晶片的底部形成的發(fā)射極短路觸點(diǎn)；[0016]圖21是示出制作圖20的集成電路的示范性工藝的流程圖；
[0017]圖22-27是示出圖20的集成電路的局部剖面?zhèn)纫晥D，描述為連續(xù)的制造階段；
[0018]圖28和29是根據(jù)本公開的原理示出包括IGBT的進(jìn)一步的集成電路實(shí)施例的局部剖面?zhèn)纫晥D，其中所述IGBT具有靠近載體晶片的頂部的發(fā)射極短路觸點(diǎn)；
[0019]圖30是示出制作圖28和29的集成電路的示范性工藝的流程圖；以及
[0020]圖31-35是示出圖28的集成電路的局部剖面?zhèn)纫晥D，描繪為連續(xù)的制造階段。
【具體實(shí)施方式】
[0021]在下文中將結(jié)合附圖對(duì)一個(gè)或更多實(shí)施例或者實(shí)施方式進(jìn)行描述，其中貫穿全文，類似的參考數(shù)字用于指示類似的或相似的元素。各種特征并不一定按照比例繪制，并且僅提供用于闡明本公開的各個(gè)概念。在下文中參照用于解釋的示例應(yīng)用對(duì)本發(fā)明的幾個(gè)方面進(jìn)行描述。應(yīng)當(dāng)理解，所闡述的大量具體細(xì)節(jié)、關(guān)系和方法是為了提供對(duì)所公開的概念的充分理解。然而，相關(guān)領(lǐng)域的技術(shù)人員將會(huì)容易認(rèn)識(shí)到，這些概念可以在沒有一個(gè)或更多特定細(xì)節(jié)的情況下實(shí)施，或者用其他方法實(shí)施。在其他示例中，未詳細(xì)示出眾所周知的結(jié)構(gòu)或操作以避免模糊化所公開的裝置和工藝，其中本公開不受動(dòng)作或事件的示出次序的限制，因?yàn)橐恍﹦?dòng)作可以以不同的順序發(fā)生，和/或與其他動(dòng)作或事件同時(shí)發(fā)生。另外，并非需要所有示出的動(dòng)作或事件來實(shí)施根據(jù)本公開的方法。
[0022]高壓IGBT器件用于切換高壓電力，并且有些應(yīng)用對(duì)于開啟和關(guān)閉均要求快速切換時(shí)間。從以下幾個(gè)實(shí)施例中可以看到，可以通過以下方式生成高壓IGBT:使用晶片接合和材料移除處理和/或通過外延生長，以有助于如下能力，生成發(fā)射極短路以及控制針對(duì)快速切換和適應(yīng)給定目標(biāo)擊穿電壓等級(jí)的漂移區(qū)厚度，比如小于IOOym(比如，在進(jìn)一步的實(shí)施例中，約40-50 μ m)。這些集成電路結(jié)構(gòu)和制造工藝顯示出超過常規(guī)半導(dǎo)體制作技術(shù)的顯著優(yōu)勢，常規(guī)半導(dǎo)體制作技術(shù)不允許對(duì)非常薄的晶片(比如，50-100 μ m或者更小)進(jìn)行背面處理。
[0023]發(fā)明人認(rèn)識(shí)到，特別是在低電流水平下，所描述的短路發(fā)射極IGBT具有較低的導(dǎo)通電壓和較快的關(guān)閉時(shí)間，因?yàn)榘l(fā)射極短路提供了在發(fā)射極結(jié)周圍電流可以流過的路徑而不需要流過0.6-0.8V偏移電壓的結(jié)。在高電流水平下，發(fā)射極短路的IGBT可以具有較低的導(dǎo)通電壓，因?yàn)槠淇梢栽试S比僅具有復(fù)合中心的IGBT高的電導(dǎo)率調(diào)制水平。在下文中闡述和說明了幾個(gè)實(shí)施例和不同的示范性制作工藝，其中一些包括使用接合晶片處理技術(shù)和一些外延生長處理以有助于為了快速切換而對(duì)漂移區(qū)的尺寸進(jìn)行控制。
[0024]結(jié)合圖1-9闡述并描述第一實(shí)施例，其包括具有短路發(fā)射極IGBT器件的集成電路，其中該器件的制作使用晶片接合技術(shù)和選擇性背磨來為高壓操作(比如，> 約600V)和高速切換提供薄N-漂移區(qū)(比如，40-50 μ m)。在這個(gè)實(shí)施例中，在上部N-晶片與載體晶片接合之前，在上部N-晶片中形成P+發(fā)射極區(qū)112和一個(gè)或更多N+短路觸點(diǎn)。針對(duì)圖10-19示出進(jìn)一步的實(shí)施例，其中在晶片接合之前，在載體晶片的上側(cè)中的硅化溝槽中形成P+發(fā)射極區(qū)212或N+短路觸點(diǎn)，并且在形成MOS結(jié)構(gòu)之前減小上部晶片厚度。圖20-27描述另一個(gè)示例，其中在上部N-晶片中形成P+發(fā)射極和N+短路觸點(diǎn)，之后接合至下部載體晶片。然后在上部晶片的上側(cè)上/內(nèi)構(gòu)造MOS單元結(jié)構(gòu)，之后背磨犧牲載體晶片，以在金屬化處理之前暴露P+發(fā)射極和N+短路觸點(diǎn)。在圖28-35中示出進(jìn)一步的實(shí)施例，其中在N+晶片的上側(cè)中形成發(fā)射極和短路觸點(diǎn)，并且在發(fā)射極和短路觸點(diǎn)上方生長N-外延硅，其中在背磨以暴露發(fā)射極和短路觸點(diǎn)之前，在外延層的頂部中形成MOS結(jié)構(gòu)，接著進(jìn)行金屬化處理。
[0025]這些技術(shù)的其他實(shí)施方式可以用于提供其他相對(duì)薄的漂移區(qū)IGBT結(jié)構(gòu)，比如，小于100 μ m，用于任何期望的切換速度和擊穿電壓。另外，上部晶片、下部載體晶片、外延生長硅、發(fā)射極結(jié)構(gòu)、短路觸點(diǎn)結(jié)構(gòu)和/或包括源區(qū)和主體區(qū)的MOS結(jié)構(gòu)可以具有多種不同導(dǎo)電類型的組合，其中互補(bǔ)導(dǎo)電類型的組合也被認(rèn)為是落入本公開的范圍之內(nèi)。在這點(diǎn)上，集成電路被考慮為包括具有所示出的PNP雙極器件的IGBT，也包括具有NPN雙極晶體管的實(shí)施方式，其中在P型半導(dǎo)體主體(例如上部晶片和/或外延硅)中形成基極，并且本公開不限制于示出的使用N-上部晶片和/或N型外延硅的示例。
[0026]現(xiàn)在參考圖1-9，圖1中示出具有絕緣柵雙極晶體管(IGBT)的集成電路(IC) 100，包括垂直PNP雙極晶體管140以及在IC100的上側(cè)或頂側(cè)的區(qū)域中的一個(gè)或更多橫向N溝道MOSFET單元，其控制雙極晶體管140的基極“b”從而形成IGBT。每個(gè)MOSFET單元提供N+源區(qū)或區(qū)域126和P主體區(qū)或區(qū)域124，P主體區(qū)設(shè)置在源區(qū)126和漂移區(qū)或電壓支持區(qū)111之間，電壓支持區(qū)在N-半導(dǎo)體主體110 (比如，在一些實(shí)施例中是N-硅)的厚度142小于約ΙΟΟμπι。在一些實(shí)施例中，漂移區(qū)厚度142約為50 μ m或更小，比如，在特定的實(shí)施例中約為40-50 μ m,以便提高切換速度。另外，漂移區(qū)厚度142可以根據(jù)得到的IGBT的期望擊穿電壓等級(jí)設(shè)置，比如，約10-20V每微米厚度是硅的通常設(shè)計(jì)指導(dǎo)。
[0027]IGBT可以具有任何數(shù)量的對(duì)稱布置的并行P型主體區(qū)124，其擴(kuò)散到N-半導(dǎo)體主體Iio的上部區(qū)域中。每個(gè)P擴(kuò)散區(qū)124具有N+源區(qū)126，以在各P擴(kuò)散區(qū)124內(nèi)形成環(huán)狀或條形溝道區(qū)，其中溝道區(qū)被柵氧化物134覆蓋，該柵氧化物進(jìn)而被導(dǎo)電多晶硅和/或金屬柵觸點(diǎn)130覆蓋。中間層氧化物或介電質(zhì)(ILD) 132覆蓋柵極130的頂部和側(cè)面。導(dǎo)電陰極電極136連接至P+主體區(qū)擴(kuò)散區(qū)124內(nèi)的P+區(qū)域128并連接至N+源區(qū)126。沿著集成電路100的底側(cè)100B的IGBT陽極連接建立了發(fā)射極結(jié)構(gòu)，包括通過硅化物層116和可選的多晶硅化物層118耦合至N+載體晶片結(jié)構(gòu)的多個(gè)P+發(fā)射極區(qū)112，其中發(fā)射極區(qū)112在操作中發(fā)射空穴。
[0028]圖1中的IGBT也包括形成為N+區(qū)114的短路觸點(diǎn)，用作N-主體110 (垂直雙極基極b)和關(guān)聯(lián)的P+發(fā)射極區(qū)112之間的發(fā)射極短路觸點(diǎn)。可以提供任何數(shù)量的一個(gè)或更多短路觸點(diǎn)114，并且多個(gè)觸點(diǎn)114優(yōu)選與對(duì)應(yīng)的發(fā)射極區(qū)112交錯(cuò)，如圖所示，盡管這不是本公開的概念的所有可能實(shí)施方式的嚴(yán)格要求。集電極雙極(陰極)連接由在圖1的集成電路100的頂側(cè)100T處示出的導(dǎo)電金屬化層136生成，且發(fā)射極(陽極)在底部100B，其操作以向IGBT中的N-區(qū)(雙極基極)發(fā)射空穴。另外，在圖1的實(shí)施例中，在一些實(shí)施例中在P+發(fā)射極區(qū)124和N+發(fā)射極短路觸點(diǎn)126下方提供硅化物層116，并且可以在硅化物層116和N+載體晶片120之間布置較薄的多晶硅層118，在制造期間，N+載體晶片120沿界面接合到多晶硅118。在一些實(shí)施例中，可以省略硅化物層116和/或多晶硅層118。在載體晶片120的底部形成導(dǎo)電陽極接觸層138。沿著頂側(cè)100T通過進(jìn)一步金屬化結(jié)構(gòu)(未示出)提供柵極結(jié)構(gòu)130的外部觸點(diǎn)，由此集成電路100提供到得到的IGBT的柵極、集電極(陰極)和發(fā)射極(陽極)端子的連接性。
[0029]集成電路100的IGBT結(jié)構(gòu)有利地提供了在P+區(qū)128的底部和P+發(fā)射極區(qū)112的頂部之間延伸的電壓支持區(qū)，在一些實(shí)施例中，該電壓支持區(qū)具有小于約ΙΟΟμπι的垂直尺寸142，在一些實(shí)施例中約50 μ m，在進(jìn)一步的實(shí)施例中約為40-50 μ m。這個(gè)受控的小于約100 μ m的尺寸142提供了更快的切換速度并設(shè)置IGBT的擊穿電壓等級(jí)，比如，在一些示例中，對(duì)于約20-30 μ m的厚度提供大于約300V的擊穿電壓，對(duì)于約40-50 μ m的厚度提供約600V或更高的擊穿電壓，對(duì)于約IOOym或更大的厚度提供1000V或更高的擊穿電壓。
[0030]在操作中，當(dāng)對(duì)柵電極130施加正電壓時(shí)，每個(gè)單元的P型溝道區(qū)反型，將N+源區(qū)126連接至漂移區(qū)111的N-主體110，其是具有P擴(kuò)散區(qū)(集電極)124的PNP晶體管140的基極。P+發(fā)射極區(qū)112開始向N-區(qū)110注入空穴，從而開啟每個(gè)單元的全部表面區(qū)域上的PNP晶體管140。該器件通過移除到柵極130的信號(hào)而關(guān)閉，由此從區(qū)域110移除基極驅(qū)動(dòng)。然后注入到N-區(qū)110的空穴被移除，并且雙極晶體管140關(guān)閉，其中經(jīng)過短路觸點(diǎn)114的導(dǎo)電加速了從基極移除載流子，從而快速關(guān)閉。
[0031]圖2示出制作圖1的集成電路100的示范性工藝150，且圖3-9示出連續(xù)制作階段中的IC100。處理從圖2的152處開始，其中在152處，在N-硅晶片或其他合適的上部半導(dǎo)體結(jié)構(gòu)110的下側(cè)中形成多個(gè)P+發(fā)射極區(qū)。在152處可以使用任意合適的工藝，比如，圖3中示出的使用注入掩模153的注入工藝152。在圖2的154處，在晶片110的下側(cè)中形成一個(gè)或更多N+短路觸點(diǎn)114，比如使用第二注入掩模155和對(duì)應(yīng)的注入工藝，如圖4所示。各個(gè)短路觸點(diǎn)114沿著晶片110的下側(cè)靠近一個(gè)或更多對(duì)應(yīng)的發(fā)射極區(qū)112，其中發(fā)射極112和短路觸點(diǎn)114的寬度的相對(duì)尺寸可以根據(jù)具體應(yīng)用制定。另外，注入?yún)^(qū)112和114可以具有任意合適的深度，且不必是相同的深度。在一些實(shí)施例中，P+區(qū)112和N+區(qū)114分別在晶片110的底表面上形成發(fā)射極112和短路觸點(diǎn)114，并且可以通過注入針對(duì)與輕摻雜N-晶片110接合而選擇的摻雜劑而形成，比如對(duì)于P+發(fā)射極注入使用硼，而對(duì)于N+短路觸點(diǎn)112注入使用磷，兩者均以高摻雜濃度注入到約1_5μπι的深度，比如，在一個(gè)可能的實(shí)施方式中注入約lE19cm_3。任何合適的光刻工藝可以用于形成注入掩模153和155并且隨后移除它們，也可以采用任意合適的額外處理，比如，根據(jù)一個(gè)或兩個(gè)實(shí)施方式采用激活退火。
[0032]在圖2中的156處，使用任意合適的硅化物形成技術(shù)，在上部晶片結(jié)構(gòu)110的下偵牝在發(fā)射極區(qū)112和短路接觸區(qū)114上方形成硅化物層。在一個(gè)可能的示例中，在156處通過以下步驟形成硅化物(比如硅化鈦TiSi2，或硅化鎢WSix):通過化學(xué)汽相淀積(CVD)，使用帶六氟化鎢的甲烷或二氯甲烷作為源氣體，接著在800-900°C下退火，從而生成導(dǎo)電化學(xué)計(jì)量硅化物層116，如圖5所示。在另一個(gè)可能的實(shí)施方式中，鈦或鎢金屬濺射淀積到注入?yún)^(qū)112和114的底部，并且接著加熱到某個(gè)溫度(比如，800-900°C)，使硅與淀積的金屬反應(yīng)從而形成硅化物116，優(yōu)選的厚度約為幾百埃。如圖5中的進(jìn)一步圖示，通過工藝158在硅化物116上方可選地形成多晶硅層118至任何期望的厚度，接著可選地進(jìn)行退火步驟(未示出)。也可以執(zhí)行化學(xué)機(jī)械拋光(CMP)工藝來生成適用于晶片接合的光滑表面，并且因此在CMP工藝之后，多晶硅層118優(yōu)選是薄的(比如，幾百埃)，以提供高電導(dǎo)率晶片接合界面，同時(shí)提供一些娃以有助于與娃載體晶片120接合。
[0033]然后，N-晶片110的拋光的多晶硅表面與N+載體晶片接合，并且減薄上部N-晶片110至期望的厚度，以得到圖1中的較薄IGBT漂移區(qū)尺寸142，從而有助于快速切換操作。在這個(gè)減薄之后，N-晶片110的上側(cè)用于制造MOS柵結(jié)構(gòu)，其中在一些實(shí)施例中，處理溫度限制在約950-1000°C以保持嵌入式硅化物層116的金屬特性，并且對(duì)頂部和底部執(zhí)行最終金屬化，從而提供圖1的IC結(jié)構(gòu)100。
[0034]在圖2的160處，執(zhí)行晶片接合步驟，以將第二半導(dǎo)體結(jié)構(gòu)(有時(shí)在本文中稱載體晶片)120 (圖6)連接至晶片110的下側(cè)。在160處可以采用任意合適的晶片接合工藝來將N-晶片110底部處的多晶硅表面118接合至N+載體晶片120。在一些實(shí)施例中，比如，在160處可以采用低溫疏水性接合工藝來在真空環(huán)境中將結(jié)構(gòu)110和120壓合在一起，導(dǎo)致硅與硅間的高壓、低溫接合。
[0035]在162處(圖2和7)，采用研磨或其他材料移除工藝，通過從上側(cè)移除材料減小N-結(jié)構(gòu)的厚度，同時(shí)留下約105μπι或更小的剩余厚度122。如上文所述，通過提供小于約IOOym的漂移區(qū)尺寸142(圖1)有助于高切換速度，并且在一些實(shí)施例中，考慮到發(fā)射極區(qū)112形成的深度約為1-5 μ m，在162處的材料移除工藝可以得到該漂移區(qū)厚度142。其他合適的剩余厚度122均可以使用，比如在期望的漂移區(qū)厚度142為約40-50 μ m的實(shí)施例中，剩余厚度約為45-55μπι，其中在一些實(shí)施例中，優(yōu)選控制研磨操作162，以便設(shè)置考慮到發(fā)射極結(jié)構(gòu)的厚度的最終器件漂移區(qū)深度142。另外，在一些實(shí)施例中，在162處可以執(zhí)行多個(gè)步驟，包括機(jī)械背磨操作，之后是化學(xué)機(jī)械拋光。
[0036]在材料移除之后，工藝150繼續(xù)進(jìn)行，在164處，在N-晶片110的上側(cè)上/內(nèi)形成一個(gè)或更多MOS單元結(jié)構(gòu),如圖8所示。在這點(diǎn)上,雖然所示出的實(shí)施例被示為具有水平溝道MOSFET單元，但是在替換實(shí)施例中，可以在構(gòu)造IGBT時(shí)使用垂直溝道M0SFET。在164處可以采用任意合適的MOS處理步驟以便形成P型主體區(qū)124和N+源區(qū)或區(qū)域126，其中P主體區(qū)124(和可選P+區(qū)128)布置在剩余上部晶片110中的N+源區(qū)126和N-漂移區(qū)111之間。在一個(gè)可能的順序中，注入P型摻雜劑(比如，硼)以形成任意合適的摻雜濃度和深度/分布的主體區(qū)124，接著在剩余(比如，減薄的)晶片結(jié)構(gòu)110的上側(cè)中以高摻雜濃度(例如lE19cm-3)注入N型摻雜劑(比如，磷)，從而形成N+源區(qū)126，其使用任意合適的掩模結(jié)構(gòu)和步驟，以及已知的熱退火步驟。另外，在一些實(shí)施例中，限制MOS處理溫度，比如，限制到約950-1000°C或更低，以便保持任意所包含的嵌入式硅化物層116的金屬特性。之后，采用MOS柵處理來形成柵電介質(zhì)134和至少一個(gè)靠近至少一部分源區(qū)126的柵接觸結(jié)構(gòu)130，其中柵接觸結(jié)構(gòu)130相對(duì)于源區(qū)126和主體區(qū)124是絕緣的。執(zhí)行額外的ILD處理以形成電介質(zhì)132。然后，在166和168處執(zhí)行頂部和底部金屬化工藝，如圖9所示，以便提供上部源金屬結(jié)構(gòu)136 (這提供到源區(qū)126的陰極連接)和柵極130 (比如，圖1)的單獨(dú)的金屬化接觸結(jié)構(gòu)(未示出)，以及提供沿著N+載體晶片120的底部形成的底部(陽極)金屬層138，用于至IGBT發(fā)射極112的外部連接。
[0037]現(xiàn)在參考圖10-19，圖10示出具有在減薄的N-硅晶片結(jié)構(gòu)110的頂部處形成的上部MOS單元結(jié)構(gòu)和對(duì)應(yīng)的金屬化的第二集成電路實(shí)施例202，其中N-硅晶片結(jié)構(gòu)110包括具有上面結(jié)合圖1描述的各種結(jié)構(gòu)和操作的IGBT。圖10中的IC202包括使用N+載體晶片120形成的下部結(jié)構(gòu)以及底部(陽極)金屬化接觸層138，N+載體晶片120包括位于其頂部且填充有P+多晶硅212的溝槽，P+多晶硅212在溝槽底部覆蓋硅化物區(qū)216，與載體120的交錯(cuò)的N+集電極短路接觸區(qū)域214形成交替的發(fā)射極結(jié)構(gòu)212。圖11示出第三IC實(shí)施例272，其中使用P+載體晶片270形成下部結(jié)構(gòu)，其中上部溝槽用于形成N+發(fā)射極短路觸點(diǎn)284，其在溝槽底部處覆蓋硅化物結(jié)構(gòu)286，其中載體晶片270的介入P+部分提供IGBT發(fā)射極282。在這些實(shí)施例中，在晶片接合之前，在載體晶片120、270的上側(cè)上，在硅化溝槽中形成P+發(fā)射極區(qū)212 (圖10)或N+短路觸點(diǎn)284 (圖11)，然后在MOS結(jié)構(gòu)形成之前，減薄結(jié)合的上部晶片110的厚度。通過這種方式，在一些實(shí)施例中，IC202、272可以提供有小于約100 μ m的受控漂移區(qū)厚度142，在一些實(shí)施例中約為50 μ m,在進(jìn)一步的實(shí)施例中約為40-50 μ m，以有助于得到的IGBT的高切換速度。另外，晶片接合提供足夠的結(jié)構(gòu)厚度以有助于MOS單元處理。
[0038]圖10的第二實(shí)施例和圖11的第三實(shí)施例都采用淀積硅化物到淺溝槽的底部，之后用多晶硅填充溝槽并采用CMP工藝至少部分暴露N+載體晶片120 (圖10)或P+晶片270(圖11)的原始硅表面。這種方法可以有利地增加N-上部晶片110和載體晶片120、270的界面接合的硅-硅鍵強(qiáng)度。另外，從圖10的IC實(shí)施例202中可以看到，載體晶片120具有N+摻雜，并且硅化溝槽局部限制于與發(fā)射極P+集電極結(jié)構(gòu)212的接觸區(qū)域。硅化物216在對(duì)應(yīng)的P+發(fā)射極212和N+載體晶片120的相鄰部分之間產(chǎn)生電氣短路。因此，圖10和11的實(shí)施例不要求如上面圖1中IC100的一些實(shí)施例中描述的在整個(gè)晶片上有硅化物，也不要求注入處理以形成IGBT發(fā)射極212、282或短路觸點(diǎn)214、284。
[0039]圖12示出可以用于制造圖10和11的集成電路的制造工藝250，而圖13_19示出圖10的IC202的制造(使用N+載體晶片120)，其中可以使用類似的/補(bǔ)充的處理來形成圖11中具有P+載體270的替換實(shí)施例272。圖12中的工藝250在252處開始，其中在N-載體晶片結(jié)構(gòu)120 (P+載體晶片270可以用于制造圖11的IC272)的上側(cè)形成多個(gè)溝槽(t匕如，圖13中的溝槽251)?？梢圆捎萌我夂线m的溝槽形成技術(shù)來提供溝槽251。比如，可以使用合適的淀積、曝光、顯影、清潔技術(shù)等如圖13所示形成刻蝕掩模253，接著進(jìn)行刻蝕工藝以選擇性移除N+載體晶片120的上側(cè)的一部分，從而形成任意合適深度的溝槽251，比如在一個(gè)實(shí)施例中約為1-5 μ m。
[0040]在圖12的254處，在溝槽中形成硅化物，比如在圖14中，在溝槽251的底部形成硅化物層216。在254處可以執(zhí)行任意合適的處理來形成硅化物216。在一個(gè)可能的示例中，在形成溝槽251之后，在載體晶片120的上側(cè)淀積氮化物，并使用各向同性的氮化物刻蝕工藝對(duì)氮化物進(jìn)行刻蝕(未示出)，在從溝槽底部移除氮化物的同時(shí)在溝槽251的側(cè)壁上留下氮化物。然后，比如通過濺射淀積鈦或鎢或其他合適的金屬，接著加熱至某個(gè)溫度匕如，800-900°C)，從而開始反應(yīng)以在移除氮化物的溝槽251的底部生成硅化物216。另外，硅化物216可以形成為任意合適的厚度，比如在一個(gè)實(shí)施例中，在溝槽底部上約為幾百埃，其中沿著溝槽側(cè)壁的所有或者一部分可能存在某個(gè)量的硅化物，但不是必須存在。之后，通過合適的清潔步驟移除任何剩余的未反應(yīng)的金屬和氮化物，將硅化物216保留在溝槽底部，如圖13所示。
[0041]之后，在256處(圖12)，在溝槽251中，在硅化物層216上方形成P+多晶硅，如圖15所示(N+多晶硅可以用于圖11示出的IC實(shí)施例272)。在256處可以繼續(xù)形成多晶硅，直到P+多晶硅延伸到溝槽251的頂部上方，在258處可以執(zhí)行CMP或其他材料移除工藝(圖15)，從而提供P+多晶硅填充的溝槽212之間的原始N+載體晶片120的光滑上表面暴露部分 214。
[0042]如圖16所示，晶片接合工藝260用于將N-上部晶片110的下側(cè)接合到N+載體晶片120的上側(cè)，其中可以使用任意合適的接合工藝，比如前面描述的低溫疏水性接合工藝(比如,在上述圖2中的160處)。[0043]在圖12的工藝250的262處，通過移除一部分上側(cè)減小N-上部晶片110的厚度，從而留下圖17中的剩余上部晶片厚度222，比如在一些實(shí)施例中約為ΙΟΟμπι或更小。在262處可以采用任意合適的研磨、CMP或其他材料移除處理，比如在上述圖2中162處描述的處理。上部晶片厚度222可以根據(jù)給定的切換速度目標(biāo)而調(diào)整，從而設(shè)置最終器件漂移區(qū)厚度142，如在上文中結(jié)合圖10和11討論的(比如，在一些實(shí)施例中提供的漂移區(qū)厚度142小于約100 μ m，在一些實(shí)施例中小于約50 μ m，在進(jìn)一步的實(shí)施例中約為40-50 μ m)。
[0044]在264處，通過任意合適的工藝(比如在上述圖2中164處描述的工藝)在剩余N-晶片110的上側(cè)中形成MOS單元結(jié)構(gòu)(圖18)，從而生成N+源區(qū)126、P主體區(qū)124、P+區(qū)域128和包括柵極觸點(diǎn)130的柵極結(jié)構(gòu)。然后在266和268處分別執(zhí)行頂部和底部金屬化處理，如圖19所示(比如，可以使用結(jié)合上述圖2在166和168處描述的處理)。在這點(diǎn)上，在一些實(shí)施例中，264處的MOS處理和隨后的金屬化處理可以被限制在約950-1000°C，以避免損傷溝槽底部中的硅化物216。
[0045]現(xiàn)在參考圖20-27，其示出集成電路302的第四實(shí)施例(圖20)，其中P+發(fā)射極112和N+短路觸點(diǎn)114在上部N-晶片110中形成，接著接合至犧牲的下部載體晶片120(未在圖20中示出)。然后在上部晶片110的上側(cè)中/上構(gòu)造MOS結(jié)構(gòu)，接著在金屬化處理之前進(jìn)行背磨，以暴露發(fā)射極112和短路觸點(diǎn)114。從圖20中可以看出，得到的IC302提供針對(duì)圖1的IC100大致描述的IGBT結(jié)構(gòu)，其中沿著上部晶片110的下側(cè)形成陽極金屬層138，且發(fā)射區(qū)112在漂移區(qū)111和陽極金屬層138之間延伸。這種方法有利地避免了使用硅化物，由此允許使用較高溫度的MOS處理形成源區(qū)、柵極區(qū)和主體區(qū)。
[0046]圖21示出用于制造IC302的工藝350，而圖22_27進(jìn)一步示出制造工藝350的各個(gè)階段。制造在圖21中的352處開始，其中形成P+發(fā)射區(qū)112，并且在354處，在N-晶片110的下側(cè)上，在發(fā)射極112旁邊形成N+發(fā)射極短路觸點(diǎn)114?？梢允褂萌我夂线m的處理技術(shù)來形成發(fā)射極112和短路接觸區(qū)114，比如在上文中結(jié)合上述圖3-5的步驟152和154示出并描述的注入工藝。
[0047]在圖21的356處，在晶片110的下側(cè)上，在N+發(fā)射極短路觸點(diǎn)114和P+發(fā)射區(qū)112上方形成可選的多晶硅層118 (圖22)，其中可以使用任意合適的技術(shù)形成層118，比如在上述圖2和5中158處描述的(比如，在一個(gè)實(shí)施例中的厚度為幾百埃)。從下面可以看至IJ，多晶硅層118有助于下部N+載體晶片120的初始接合，之后還可以用作材料移除停止層。然后在358處執(zhí)行CMP工藝以提供光滑下表面，如圖22所示。在360處，N+載體晶片120的上側(cè)接合到N-晶片110的下側(cè)和任意多晶硅層118，如圖23所示，比如，使用上文描述的晶片接合工藝。
[0048]在362處，執(zhí)行一個(gè)或更多材料移除工藝，比如背磨、CMP等，以將材料從N-晶片110的上側(cè)移除，如圖24所示。如同上文的實(shí)施例，在一些實(shí)施例中，362處的處理將N-晶片110的剩余厚度122設(shè)置為約105 μ m或更小，這可以被控制到更小的尺寸，以便通過控制IC302中的得到的IGBT的漂移區(qū)111 (圖20)的深度142 (比如，100 μ m或更小)設(shè)置速度切換能力。然后在364處(圖25)，在N-晶片110的上側(cè)上/中形成MOS單元結(jié)構(gòu)，其中可以使用上述MOS單元制造技術(shù)，而沒有與具有硅化物層或區(qū)域的實(shí)施例關(guān)聯(lián)的溫度限制。
[0049]在365處(在圖26中示出)執(zhí)行另一個(gè)材料移除工藝，以將N+載體晶片120的下側(cè)基本全部移除，比如，在多晶硅層118處停止。在這點(diǎn)上，載體晶片120可以是完全犧牲，或者在多個(gè)實(shí)施例中可以保留一部分。在365處可以采用任意合適的材料移除技術(shù)或工藝，比如在上文描述的那些。在366和388處，執(zhí)行頂部和底部金屬化工藝，如圖27所示，從而提供圖20中示出的得到的IC302，其中漂移層厚度142有助于高壓操作，發(fā)射極短路觸點(diǎn)114有助于快速IGBT切換操作。
[0050]第五實(shí)施例402和第六實(shí)施例472分別在圖28和29中示出，而圖30示出制造IC402或472的工藝450，圖31-35示出形成IC402的工藝450的各個(gè)中間制造階段。在這些實(shí)施例中，發(fā)射極412和短路觸點(diǎn)414在N+載體結(jié)構(gòu)120 (P+載體晶片170用在圖29的IC472中)的上側(cè)中形成，而N-外延硅410在發(fā)射極412和短路觸點(diǎn)414上方生長。同樣，在對(duì)載體晶片120、170的背側(cè)進(jìn)行背磨以暴露發(fā)射極412和短路觸點(diǎn)414的底部之前，在外延層410的頂部中/上形成MOS單元結(jié)構(gòu)，接著進(jìn)行金屬化處理。得到的集成電路402和472提供上述的IGBT操作，其中外延硅厚度控制用于高壓擊穿等級(jí)的漂移區(qū)111的深度142，短路觸點(diǎn)414有助于快速切換操作。
[0051]制造處理在圖30的工藝450中的452處開始于在N+載體晶片120的上側(cè)中形成相隔的P+摻雜發(fā)射極區(qū)412，如圖31中所示，比如，使用注入掩模453和合適的注入工藝，比如上述在圖2和3中的152處的注入工藝。替換地在452處將N+發(fā)射極短路接觸區(qū)414注入到圖29的IC實(shí)施例472的P+載體晶片170中。在454處，在載體晶片120的上側(cè)上方生長N-外延硅410 (圖32)，直到厚度422約為100 μ m或更小，其中在454處的外延生長處理提供的厚度422可以被調(diào)整到提供如在上述實(shí)施例中的IGBT漂移層111的期望的最終厚度142。在圖29的替換實(shí)施例中，在圖30的454處也形成N-外延硅410。
[0052]在456處，比如，通過上述的處理，在N-外延硅410的上側(cè)制造MOS單元結(jié)構(gòu)(圖33)，從而形成源區(qū)126、主體區(qū)124、包括絕緣柵電極130的柵極結(jié)構(gòu)。在458處使用一個(gè)或更多材料移除工藝(比如，如上文所述)移除載體晶片120的一部分下側(cè)，從而減小載體晶片120 (或170)的厚度，當(dāng)注入的P+發(fā)射極412 (或注入的N+發(fā)射極短路觸點(diǎn)414)被暴露時(shí)停止，如圖34所示。然后，在460和462處執(zhí)行頂部和底部金屬化工藝，如圖35所示，以提供完成的IC402。這些實(shí)施例在上述生長外延硅層410的開支和晶片接合技術(shù)的使用之間提供了權(quán)衡。
[0053]上述示例僅說明本公開多個(gè)方面的幾個(gè)可能的實(shí)施例，其中本領(lǐng)域技術(shù)人員通過閱讀并理解本說明書和附圖將會(huì)理解本公開可具有等同物和/或修改。另外，盡管本公開的具體特征僅相對(duì)多個(gè)實(shí)施方式中的一個(gè)進(jìn)行公開，該特征可接合其他實(shí)施例的一個(gè)或更多特征，如任意給定或具體應(yīng)用的所預(yù)期或?qū)ζ溆欣摹Ｍ瑫r(shí)，提到用在詳細(xì)描述和/或權(quán)利要求中的術(shù)語“包括”、“包含”、“具有”、“有”、“帶有”、或者其各種變體，這些術(shù)語旨在是包含性的，與術(shù)語“包括”的方式類似。
【權(quán)利要求】
1.一種集成電路，其包括: 布置在所述集成電路的頂側(cè)和相對(duì)的底側(cè)之間的半導(dǎo)體主體； 在所述半導(dǎo)體主體中形成的第一導(dǎo)電類型的多個(gè)發(fā)射極區(qū)； 在所述半導(dǎo)體主體中靠近所述發(fā)射極區(qū)形成的第二導(dǎo)電類型的漂移區(qū)，所述漂移區(qū)的厚度小于約IOOym; 至少一個(gè)晶體管單元，其包括 布置在所述半導(dǎo)體主體中的所述第二導(dǎo)電類型的源區(qū)， 布置在所述半導(dǎo)體主體中并位于所述源區(qū)和所述漂移區(qū)之間的所述第一導(dǎo)電類型的主體區(qū)，以及 相對(duì)所述源區(qū)和所述主體區(qū)絕緣的柵電極， 所述晶體管單元、集電極區(qū)和所述漂移區(qū)形成垂直絕緣柵雙極晶體管；以及在所述半導(dǎo)體主體中靠近至少一個(gè)所述發(fā)射極區(qū)布置的所述第二導(dǎo)電類型的至少一個(gè)發(fā)射極短路觸點(diǎn)。
2.根據(jù)權(quán)利要求1所述的集成電路，其包括沿著所述半導(dǎo)體主體的下側(cè)形成的陽極金屬層，其中所述多個(gè)發(fā)射極區(qū)各自基本在所述漂移區(qū)和所述陽極金屬層之間延伸。
3.根據(jù)權(quán)利要求1所述的集成電路，其中所述第一導(dǎo)電類型是P型并且其中所述第二導(dǎo)電類型是N型。
4.一種集成電路，其包括: 布置在所述集成電路的頂側(cè)和相對(duì)的底側(cè)之間的半導(dǎo)體主體，所述半導(dǎo)體主體包括第一部分和第二部分，所述第一部分具有靠近所述半導(dǎo)體主體的所述頂側(cè)的上側(cè)，所述第二部分具有靠近所述半導(dǎo)體主體的所述底側(cè)的下側(cè)，所述第一部分和所述第二部分沿著界面彼此接合； 在所述半導(dǎo)體主體中形成的第一導(dǎo)電類型的多個(gè)發(fā)射極區(qū)； 在所述半導(dǎo)體主體中靠近所述發(fā)射極區(qū)形成的第二導(dǎo)電類型的漂移區(qū)； 至少一個(gè)晶體管單元，其包括: 布置在所述半導(dǎo)體主體中的所述第二導(dǎo)電類型的源區(qū)， 布置在所述半導(dǎo)體主體中并位于所述源區(qū)和所述漂移區(qū)之間的所述第一導(dǎo)電類型的主體區(qū)，以及 相對(duì)所述源區(qū)和所述主體區(qū)絕緣的柵電極， 所述晶體管單元、所述集電極區(qū)和所述漂移區(qū)形成垂直絕緣柵雙極晶體管；以及在所述半導(dǎo)體主體中靠近至少一個(gè)所述發(fā)射極區(qū)布置的所述第二導(dǎo)電類型的至少一個(gè)發(fā)射極短路觸點(diǎn)。
5.根據(jù)權(quán)利要求4所述的集成電路，其中所述發(fā)射極區(qū)和所述至少一個(gè)發(fā)射極短路觸點(diǎn)形成在所述第一部分中，靠近所述界面。
6.根據(jù)權(quán)利要求5所述的集成電路，其包括布置在所述發(fā)射極區(qū)和所述界面之間的硅化物層。
7.根據(jù)權(quán)利要求6所述的集成電路，其包括布置在所述硅化物層和所述界面之間的多晶娃層。
8.根據(jù)權(quán)利要求4所述的集成電路，其中所述發(fā)射極區(qū)和所述至少一個(gè)發(fā)射極短路觸點(diǎn)形成在所述第二部分中，靠近所述界面。
9.根據(jù)權(quán)利要求8所述的集成電路， 其中所述半導(dǎo)體主體的所述第二部分具有所述第二導(dǎo)電類型；并且 其中所述發(fā)射極區(qū)包括在所述第二部分中靠近所述界面布置的所述第一導(dǎo)電類型的多晶娃。
10.根據(jù)權(quán)利要求9所述的集成電路，其包括多個(gè)硅化物區(qū)域，所述多個(gè)硅化物區(qū)域各自與對(duì)應(yīng)的多個(gè)發(fā)射極區(qū)接觸，其中各個(gè)發(fā)射極區(qū)布置在所述第二部分中，位于對(duì)應(yīng)的硅化物區(qū)域和所述界面之間。
11.根據(jù)權(quán)利要求9所述的集成電路，其包括沿著所述半導(dǎo)體主體的所述第二部分的下側(cè)形成的陽極金屬層，其中所述發(fā)射極區(qū)各自基本在所述界面和所述陽極金屬層之間延伸。
12.根據(jù)權(quán)利要求9所述的集成電路，其中所述半導(dǎo)體主體的所述第一部分是所述第二導(dǎo)電類型的外延硅。
13.根據(jù)權(quán)利要求8所述的集成電路: 其中所述半導(dǎo)體主體的所述第二部分具有所述第一導(dǎo)電類型；并且其中所述至少一個(gè)發(fā)射極短路觸點(diǎn)包括在所述第二部分中靠近所述界面布置的所述第二導(dǎo)電類型的多晶硅。
14.根據(jù)權(quán)利要求13所述的集成電路，其包括至少一個(gè)硅化物區(qū)域，所述至少一個(gè)硅化物區(qū)域與所述至少一個(gè)發(fā)射極短路觸點(diǎn)接觸，其中所述至少一個(gè)發(fā)射極短路觸點(diǎn)布置在所述第二部分中，位于所述至少一個(gè)硅化物區(qū)域和所述界面之間。
15.根據(jù)權(quán)利要求13所述的集成電路，其包括沿著所述半導(dǎo)體主體的所述第二部分的下側(cè)形成的陽極金屬層，其中所述至少一個(gè)發(fā)射極短路觸點(diǎn)基本在所述界面和所述陽極金屬層之間延伸。
16.根據(jù)權(quán)利要求13所述的集成電路，其中所述半導(dǎo)體主體的所述第一部分是所述第二導(dǎo)電類型的外延硅。
17.根據(jù)權(quán)利要求4所述的集成電路，其中所述漂移區(qū)的厚度小于約ΙΟΟμπι。
18.—種形成集成電路的方法，所述方法包括: 靠近第二導(dǎo)電類型的第一半導(dǎo)體結(jié)構(gòu)的下側(cè)形成多個(gè)第一導(dǎo)電類型的發(fā)射極區(qū)；在所述第一半導(dǎo)體結(jié)構(gòu)中靠近至少一個(gè)發(fā)射極區(qū)且靠近第一半導(dǎo)體結(jié)構(gòu)的下側(cè)形成所述第二導(dǎo)電類型的至少一個(gè)短路觸點(diǎn)； 在形成所述發(fā)射極區(qū)和所述至少一個(gè)短路觸點(diǎn)之后，將第二半導(dǎo)體結(jié)構(gòu)與所述第一半導(dǎo)體結(jié)構(gòu)的下側(cè)接合； 在接合所述第一和第二半導(dǎo)體結(jié)構(gòu)之后，通過移除所述第一半導(dǎo)體結(jié)構(gòu)的一部分上偵U，減小所述第一半導(dǎo)體結(jié)構(gòu)的厚度； 在減小所述第一半導(dǎo)體結(jié)構(gòu)的厚度之后，在所述第一半導(dǎo)體結(jié)構(gòu)的上側(cè)中形成所述第二導(dǎo)電類型的源區(qū)； 在減小所述第一半導(dǎo)體結(jié)構(gòu)的厚度之后，在所述第一半導(dǎo)體結(jié)構(gòu)的上側(cè)中，在所述源區(qū)和所述第一半導(dǎo)體結(jié)構(gòu)的漂移區(qū)之間形成所述第一導(dǎo)電類型的主體區(qū)；以及 靠近所述第一半導(dǎo)體結(jié)構(gòu)的上側(cè)且靠近所述源區(qū)的至少一部分形成柵電極，并且所述柵電極相對(duì)所述源區(qū)和所述主體區(qū)絕緣。
19.根據(jù)權(quán)利要求18所述的方法，其包括在形成所述發(fā)射極區(qū)和所述至少一個(gè)短路觸點(diǎn)之后并在接合所述第一和第二半導(dǎo)體結(jié)構(gòu)之前，在第一半導(dǎo)體結(jié)構(gòu)的下側(cè)形成硅化物層。
20.根據(jù)權(quán)利要求18所述的方法，其包括: 在形成所述發(fā)射極區(qū)和所述至少一個(gè)短路觸點(diǎn)之后并在接合所述第一和第二半導(dǎo)體結(jié)構(gòu)之前，在第一半導(dǎo)體結(jié)構(gòu)的下側(cè)形成多晶硅層；以及 在形成所述源區(qū)、所述主體區(qū)以及所述柵電極之后，使用材料移除工藝移除基本上所有的第二半導(dǎo)體結(jié)構(gòu)，停止在所述多晶硅層。
21.根據(jù)權(quán)利要求18所述的方法，其中減小所述第一半導(dǎo)體結(jié)構(gòu)的厚度包括使所述第一半導(dǎo)體結(jié)構(gòu)的剩余厚度保留約105 μ m或者更小。
22.—種形成集成電路的方法，所述方法包括: 在半導(dǎo)體載體結(jié)構(gòu)的上側(cè)中形成多個(gè)溝槽； 在所述多個(gè)溝槽中形成硅化物層； 在所述多個(gè)溝槽中在所述硅化物層上方形成多晶硅； 在所述多個(gè)溝槽中在所述硅化物層上方形成多晶硅之后，將第二導(dǎo)電類型的第二半導(dǎo)體結(jié)構(gòu)與所述半導(dǎo)體載體結(jié)構(gòu)的上側(cè)接合； 將所述第二半導(dǎo)體結(jié)構(gòu)與所`述半導(dǎo)體載體結(jié)構(gòu)接合之后，通過移除所述第二半導(dǎo)體結(jié)構(gòu)的一部分上側(cè)，減小所述第二半導(dǎo)體結(jié)構(gòu)的厚度； 在減小所述第二半導(dǎo)體結(jié)構(gòu)的厚度之后，在所述第一半導(dǎo)體結(jié)構(gòu)的上側(cè)中形成所述第二導(dǎo)電類型的源區(qū)； 在減小所述第二半導(dǎo)體結(jié)構(gòu)的厚度之后，在所述第一半導(dǎo)體結(jié)構(gòu)的上側(cè)中，在所述第一半導(dǎo)體結(jié)構(gòu)的所述源區(qū)和漂移區(qū)之間形成第一導(dǎo)電類型的主體區(qū)；以及 靠近所述第一半導(dǎo)體結(jié)構(gòu)的上側(cè)且靠近所述源區(qū)的至少一部分形成柵電極，并且所述柵電極相對(duì)所述源區(qū)和所述主體區(qū)絕緣。
23.根據(jù)權(quán)利要求22所述的方法，其中所述半導(dǎo)體載體結(jié)構(gòu)具有第二導(dǎo)電類型；并且其中形成所述多晶硅包括在所述多個(gè)溝槽中在所述硅化物層上方形成所述第一導(dǎo)電類型的多晶硅。
24.根據(jù)權(quán)利要求22所述的方法，其中所述半導(dǎo)體載體結(jié)構(gòu)具有第一導(dǎo)電類型；并且其中形成所述多晶硅包括在所述多個(gè)溝槽中在所述硅化物層上方形成所述第二導(dǎo)電類型的多晶硅。
25.根據(jù)權(quán)利要求22所述的方法，其中減小所述第二半導(dǎo)體結(jié)構(gòu)的厚度包括使所述第二半導(dǎo)體結(jié)構(gòu)的剩余厚度保留約ΙΟΟμπι或者更小。
26.—種形成集成電路的方法，所述方法包括: 將一種導(dǎo)電類型的多個(gè)間隔的摻雜區(qū)形成在不同導(dǎo)電類型的半導(dǎo)體載體結(jié)構(gòu)的上側(cè)中； 在所述半導(dǎo)體載體結(jié)構(gòu)的上側(cè)上方形成第二導(dǎo)電類型的外延硅； 在所述外延硅的上側(cè)中形成所述第二導(dǎo)電類型的源區(qū)； 在所述外延硅的上側(cè)中，在所述外延硅的所述源區(qū)和漂移區(qū)之間形成第一導(dǎo)電類型的主體區(qū)； 靠近所述外延硅的上側(cè)且靠近所述源區(qū)的至少一部分形成柵電極，并且所述柵電極相對(duì)所述源區(qū)和所述主體區(qū)絕緣；以及 在形成所述源區(qū)、所述主體區(qū)以及所述柵電極之后，通過移除所述半導(dǎo)體載體結(jié)構(gòu)的一部分下側(cè)，減小所述半導(dǎo)體載體結(jié)構(gòu)的厚度，從而暴露所述多個(gè)間隔的摻雜區(qū)。
27.根據(jù)權(quán)利要求26所述的方法，其中所述多個(gè)間隔的摻雜區(qū)具有第一導(dǎo)電類型，并且其中所述半導(dǎo)體載體結(jié)構(gòu)具有第二導(dǎo)電類型。
28.根據(jù)權(quán)利要求26所述的方法，其中所述多個(gè)間隔的摻雜區(qū)具有第二導(dǎo)電類型，并且其中所述半導(dǎo)體載體結(jié)構(gòu)具有第一導(dǎo)電類型。
29.根據(jù)權(quán)利要 求26所述的方法，其中所述外延硅被形成的厚度為約IOOym或者更小。
【文檔編號(hào)】H01L21/331GK103681827SQ201310414134
【公開日】2014年3月26日 申請(qǐng)日期:2013年9月12日 優(yōu)先權(quán)日:2012年9月12日
【發(fā)明者】J·科瑞克, J·M·S·奈爾松, S·彭哈卡 申請(qǐng)人:德克薩斯儀器股份有限公司