一種抗靜電釋放的ldmos器件的制作方法
【專(zhuān)利摘要】一種抗靜電釋放的LDMOS器件，屬于電子【技術(shù)領(lǐng)域】。本發(fā)明在常規(guī)LDMOS器件的漏端下方一側(cè)部分區(qū)域增加一個(gè)低壓P阱，使LDMOS器件中存在一個(gè)寄生的N-P-N-P-N結(jié)構(gòu)，從而增加一條低導(dǎo)通阻抗的電流泄放路徑，該結(jié)構(gòu)等效于一個(gè)BJT串聯(lián)SCR結(jié)構(gòu)，它通過(guò)Kirk效應(yīng)誘導(dǎo)的高電場(chǎng)轉(zhuǎn)移來(lái)觸發(fā)，并且該SCR陽(yáng)極的空穴電流可由反偏PN結(jié)雪崩擊穿大量提供，因此，在不增加額外掩膜板的情況下，增加一條低阻抗的電流泄放路徑，從而使器件的抗ESD性能提高。本發(fā)明較傳統(tǒng)的LDMOS的Vhold略微降低，但其失效電流It2較大幅度提高。
【專(zhuān)利說(shuō)明】—種抗靜電釋放的LDMOS器件
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電子【技術(shù)領(lǐng)域】,涉及半導(dǎo)體集成電路芯片的靜電釋放(ElectrostaticDischarge，簡(jiǎn)稱(chēng)為ESD)保護(hù)電路設(shè)計(jì)技術(shù)，尤指一種用于ESD防護(hù)的內(nèi)嵌N-P-N-P-N的nLDMOS 結(jié)構(gòu)。
【背景技術(shù)】
[0002]在集成電路芯片的生產(chǎn)、封裝、測(cè)試過(guò)程中，靜電放電是不可避免的現(xiàn)象。如果沒(méi)有靜電防護(hù)器件，當(dāng)靜電放電發(fā)生時(shí)，大的ESD電流會(huì)流過(guò)芯片內(nèi)部電路，造成內(nèi)部電路的器件損毀，從而導(dǎo)致芯片失效。隨著集成電路工藝尺寸越來(lái)越小和各種先進(jìn)工藝的發(fā)展，芯片更容易被ESD現(xiàn)象所損毀，因此，抗ESD的設(shè)計(jì)越來(lái)越受到重視。
[0003]在智能功率集成電路領(lǐng)域，LDMOS(Lateral Double-diffused MOS transistor)功率管被廣泛應(yīng)用于電路輸出驅(qū)動(dòng)級(jí)。圖1為常規(guī)LDMOS器件的結(jié)構(gòu)示意圖。盡管輸出端的LDMOS器件面積很大，但是由于Kirk效應(yīng)引起高電場(chǎng)轉(zhuǎn)移，使LDMOS功率管發(fā)生強(qiáng)烈snapback (折回)效應(yīng),從而導(dǎo)致其多指結(jié)構(gòu)的寄生BJT的不均勻開(kāi)啟和電流集中，使得其ESD性能不高，很容易被ESD現(xiàn)象損壞。
[0004]為增加LDMOS器件的抗ESD能力，可以與之并聯(lián)一個(gè)圖2所示的LDM0S-SCR器件，該器件相當(dāng)于是在圖1所示傳統(tǒng)的LDMOS器件的漏端增加一個(gè)P+注入?yún)^(qū)，形成晶閘管結(jié)構(gòu)(又稱(chēng)可控硅，英文簡(jiǎn)寫(xiě)SCR)，利用SCR中的反向PN結(jié)的擊穿來(lái)觸發(fā)SCR開(kāi)啟，從而形成低阻抗的泄流路徑，抗ESD能力大幅度提高，但是其維持電壓Vhold相對(duì)于LDMOS大幅度降低，容易發(fā)生latch-up現(xiàn)象。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種抗靜電釋放的LDMOS器件，該器件是在常規(guī)LDMOS器件的漏端下方的部分區(qū)域增加一個(gè)低壓P阱，使得LDMOS中存在一個(gè)寄生的N-P-N-P-N結(jié)構(gòu)，從而增加一條低導(dǎo)通阻抗的電流泄放路徑，該N-P-N-P-N結(jié)構(gòu)等效于一個(gè)BJT串聯(lián)SCR結(jié)構(gòu)，它通過(guò)Kirk效應(yīng)誘導(dǎo)的高電場(chǎng)轉(zhuǎn)移來(lái)觸發(fā)，并且該SCR陽(yáng)極的空穴電流可由反偏PN結(jié)雪崩擊穿大量提供，因此，在不增加額外掩膜板的情況下，增加一條低阻抗的電流泄放路徑，從而使器件的抗ESD性能提高。該N-P-N-P-N較傳統(tǒng)的LDMOS的Vhold略微降低，但其失效電流It2較大幅度提高。
[0006]本發(fā)明詳細(xì)技術(shù)方案為:
[0007]一種抗靜電釋放的LDMOS器件，如圖3所示，包括一個(gè)常規(guī)LDMOS器件；所述常規(guī)LDMOS器件包括P型半導(dǎo)體襯底，位于P型半導(dǎo)體襯底表面的P型半導(dǎo)體基區(qū)和N型半導(dǎo)體漂移區(qū)，所述P型半導(dǎo)體基區(qū)和N型半導(dǎo)體漂移區(qū)相互獨(dú)立、互不包含；在所述P型半導(dǎo)體基區(qū)表面具有相互獨(dú)立、互不包含的N+源區(qū)和P+接觸區(qū)，其中N+源區(qū)靠近N型半導(dǎo)體漂移區(qū)而P+接觸區(qū)遠(yuǎn)離N型半導(dǎo)體漂移區(qū)，N+源區(qū)和P+接觸區(qū)通過(guò)各自金屬連線與源極金屬相連；在所述N型半導(dǎo)體漂移區(qū)表面具有N+漏區(qū)，N+漏區(qū)通過(guò)自身金屬連線與漏極金屬相連；在N+源區(qū)和N+漏區(qū)之間的N型半導(dǎo)體漂移區(qū)表面具有場(chǎng)氧化層、在在N+源區(qū)和N+漏區(qū)之間的P型半導(dǎo)體基區(qū)表面具有柵氧化層，柵氧化層表面具有多晶硅柵極；在所述常規(guī)LDMOS器件的N+漏區(qū)下方的N型半導(dǎo)體漂移區(qū)中還具有一個(gè)與部分N+漏區(qū)相接觸的低壓P阱區(qū)。
[0008]本發(fā)明提供的抗靜電釋放的LDMOS器件，是在常規(guī)LDMOS器件的漏端下方的部分區(qū)域增加一個(gè)低壓P講，使得LDMOS中存在一個(gè)寄生的N-P-N-P-N結(jié)構(gòu)(由N+漏區(qū)、低壓P阱區(qū)、N型半導(dǎo)體漂移區(qū)、P型半導(dǎo)體基區(qū)和N+源區(qū)構(gòu)成)，從而增加一條低導(dǎo)通阻抗的電流泄放路徑，該N-P-N-P-N結(jié)構(gòu)等效于一個(gè)BJT串聯(lián)SCR結(jié)構(gòu)，它通過(guò)Kirk效應(yīng)誘導(dǎo)的高電場(chǎng)轉(zhuǎn)移來(lái)觸發(fā)，并且該SCR陽(yáng)極的空穴電流可由反偏PN結(jié)雪崩擊穿大量提供，因此，在不增加額外掩膜板的情況下，增加一條低阻抗的電流泄放路徑，從而使器件的抗ESD性能提高。
[0009]上述方案的一些變形方案:
[0010](一)、如圖4所示，該變形技術(shù)方案與圖3所示不同的是，在低壓P阱區(qū)旁邊的N型半導(dǎo)體漂移區(qū)中增加一個(gè)與其余部分N+漏區(qū)相接觸的低壓N阱區(qū)。
[0011]本發(fā)明的有益效果是:
[0012]本發(fā)明提供的抗靜電釋放的LDMOS器件，在常規(guī)LDMOS器件的漏端下方的部分區(qū)域增加一個(gè)低壓P阱，使得LDMOS中存在一個(gè)寄生的N-P-N-P-N結(jié)構(gòu)(由N+漏區(qū)、低壓P阱區(qū)、N型半導(dǎo)體漂移區(qū)、P型半導(dǎo)體基區(qū)和N+源區(qū)構(gòu)成)，從而增加一條低導(dǎo)通阻抗的電流泄放路徑，并通過(guò)利用Kirk效應(yīng)誘導(dǎo)的尖峰電場(chǎng)轉(zhuǎn)移來(lái)觸發(fā)一條低導(dǎo)通阻抗的電流泄放路徑，該電流泄放路徑可看作是NPN型晶體管和SCR器件的串聯(lián)結(jié)構(gòu)，從而提高器件的ESD能力；本發(fā)明在制作過(guò)程中不需要額外的掩膜板，且與Bipolar CMOS DMOS工藝兼容。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0013]圖1為常規(guī)LDMOS器件結(jié)構(gòu)示意圖。
[0014]圖2為現(xiàn)有的LDM0S-SCR器件結(jié)構(gòu)示意圖。
[0015]圖3為本發(fā)明提供的抗靜電釋放的LDMOS器件結(jié)構(gòu)示意圖。
[0016]圖4為本發(fā)明提供的抗靜電釋放的LDMOS器件的一種變形結(jié)構(gòu)。
[0017]圖5為本發(fā)明提供的抗靜電釋放的LDMOS器件的具體應(yīng)用實(shí)例。
[0018]圖6為本發(fā)明提供的抗靜電釋放的LDMOS器件具體應(yīng)用實(shí)例的等效電路。
【具體實(shí)施方式】
[0019]為了使本發(fā)明所要解決的技術(shù)問(wèn)題、技術(shù)方案及積極效果更加清楚明白，以下結(jié)合附圖對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。
[0020]一種抗靜電釋放的LDMOS器件，如圖3所示，包括一個(gè)常規(guī)LDMOS器件；所述常規(guī)LDMOS器件包括P型半導(dǎo)體襯底，位于P型半導(dǎo)體襯底表面的P型半導(dǎo)體基區(qū)和N型半導(dǎo)體漂移區(qū)，所述P型半導(dǎo)體基區(qū)和N型半導(dǎo)體漂移區(qū)相互獨(dú)立、互不包含；在所述P型半導(dǎo)體基區(qū)表面具有相互獨(dú)立、互不包含的N+源區(qū)和P+接觸區(qū)，其中N+源區(qū)靠近N型半導(dǎo)體漂移區(qū)而P+接觸區(qū)遠(yuǎn)離N型半導(dǎo)體漂移區(qū)，N+源區(qū)和P+接觸區(qū)通過(guò)各自金屬連線與源極金屬相連；在所述N型半導(dǎo)體漂移區(qū)表面具有N+漏區(qū)，N+漏區(qū)通過(guò)自身金屬連線與漏極金屬相連；在N+源區(qū)和N+漏區(qū)之間的N型半導(dǎo)體漂移區(qū)表面具有場(chǎng)氧化層、在在N+源區(qū)和N+漏區(qū)之間的P型半導(dǎo)體基區(qū)表面具有柵氧化層，柵氧化層表面具有多晶硅柵極；在所述常規(guī)LDMOS器件的N+漏區(qū)下方的N型半導(dǎo)體漂移區(qū)中還具有一個(gè)與部分N+漏區(qū)相接觸的低壓P阱區(qū)。
[0021]圖3所示的抗靜電釋放的LDMOS器件在實(shí)際應(yīng)用中的實(shí)施例如圖5所示，將漏極接高壓引腳VCC，源極和柵極接GND。當(dāng)VCC對(duì)于GND遭受一個(gè)正的ESD電壓時(shí)，隨著電壓的升高,在發(fā)生由于Kirk效應(yīng)而導(dǎo)致的大折回之前，電壓主要集中在Pbody/HVNW結(jié)(P型半導(dǎo)體基區(qū)與N型半導(dǎo)體漂移區(qū)形成的結(jié))，寄生NPN管Qimios導(dǎo)通，電流路徑為pathl。隨著LDMOS的電子電流增大，HVNW區(qū)(N型半導(dǎo)體漂移區(qū))發(fā)生Kirk效應(yīng)，導(dǎo)致尖峰電場(chǎng)由Pbody/HVNW向漏端移動(dòng)，最終電壓主要降在HVNW/N+結(jié)(N型半導(dǎo)體漂移區(qū)與N+漏區(qū)形成的結(jié))上，而Pbody/HVNW結(jié)上的壓降大大降低，此時(shí)由于N+/LVPW結(jié)(N+漏區(qū)與低壓P阱區(qū)形成的結(jié))與HVNW/N+是并聯(lián)關(guān)系，因此若HVNW/N+結(jié)上的壓降大于N+/LVPW結(jié)的擊穿電壓，N+/LVPW結(jié)就可以發(fā)生雪崩擊穿，而N+/LVPW/HVNW可以組成NPN器件，LVPff/HVNW/Pbody/N+可以組成SCR器件，使BJT串聯(lián)SCR的路徑開(kāi)啟，從而產(chǎn)生一條低阻抗的電流泄放路徑path2，其等效電路圖如圖6所示。該電流泄放路徑path2使得器件的ESD性能相比于傳統(tǒng)LDMOS器件得到很大提高。而由于該SCR器件的陽(yáng)極空穴完全由N+/LVPW結(jié)雪崩產(chǎn)生，因此其維持電壓比傳統(tǒng)LDM0S-SCR器件高。
[0022]綜上所述，本發(fā)明提供了一種抗靜電釋放的LDMOS器件。本發(fā)明通過(guò)在常規(guī)LDMOS器件漏端下方一側(cè)部分區(qū)域增加一個(gè)低壓P講，從而使LDMOS并聯(lián)一個(gè)N-P-N-P-N結(jié)構(gòu)，該結(jié)構(gòu)通過(guò)LDMOS的Kirk效應(yīng)誘導(dǎo)的高電場(chǎng)轉(zhuǎn)移來(lái)觸發(fā)。從而增加一條低導(dǎo)通阻抗的電流泄放路徑，使器件的抗ESD性能提高。
[0023]以上所述僅為本發(fā)明的部分【具體實(shí)施方式】而已，僅用于說(shuō)明本發(fā)明而非限制本發(fā)明，凡是本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種抗靜電釋放的LDMOS器件，包括一個(gè)常規(guī)LDMOS器件；所述常規(guī)LDMOS器件包括P型半導(dǎo)體襯底，位于P型半導(dǎo)體襯底表面的P型半導(dǎo)體基區(qū)和N型半導(dǎo)體漂移區(qū)，所述P型半導(dǎo)體基區(qū)和N型半導(dǎo)體漂移區(qū)相互獨(dú)立、互不包含；在所述P型半導(dǎo)體基區(qū)表面具有相互獨(dú)立、互不包含的N+源區(qū)和P+接觸區(qū)，其中N+源區(qū)靠近N型半導(dǎo)體漂移區(qū)而P+接觸區(qū)遠(yuǎn)離N型半導(dǎo)體漂移區(qū)，N+源區(qū)和P+接觸區(qū)通過(guò)各自金屬連線與源極金屬相連；在所述N型半導(dǎo)體漂移區(qū)表面具有N+漏區(qū)，N+漏區(qū)通過(guò)自身金屬連線與漏極金屬相連；在N+源區(qū)和N+漏區(qū)之間的N型半導(dǎo)體漂移區(qū)表面具有場(chǎng)氧化層、在在N+源區(qū)和N+漏區(qū)之間的P型半導(dǎo)體基區(qū)表面具有柵氧化層，柵氧化層表面具有多晶硅柵極；在所述常規(guī)LDMOS器件的N+漏區(qū)下方的N型半導(dǎo)體漂移區(qū)中還具有一個(gè)與部分N+漏區(qū)相接觸的低壓P阱區(qū)。
2.根據(jù)權(quán)利要求1所述的抗靜電釋放的LDMOS器件，其特征在于:在所述低壓P阱區(qū)旁邊的N型半導(dǎo)體漂移區(qū)中增加一個(gè)與其余部分N+漏區(qū)相接觸的低壓N阱區(qū)。
【文檔編號(hào)】H01L23/62GK103606544SQ201310414067
【公開(kāi)日】2014年2月26日 申請(qǐng)日期:2013年9月12日 優(yōu)先權(quán)日:2013年9月12日
【發(fā)明者】張波, 樊航, 曲黎明, 盛玉榮, 蔣苓利 申請(qǐng)人:電子科技大學(xué)