具有單多晶硅層存儲(chǔ)器單元的非易失性存儲(chǔ)器器件的制作方法
【專利摘要】一種非易失性存儲(chǔ)器器件，包括：本體(12)，至少容納第一半導(dǎo)體阱(14)和第二半導(dǎo)體阱(15)；絕緣結(jié)構(gòu)(27)；以及至少一個(gè)非易失性存儲(chǔ)器單元(2，2’)。該單元(2，2’)包括：在第一阱(14)中的至少一個(gè)第一控制區(qū)域(16)；在第二阱(15)中的傳導(dǎo)區(qū)域(18-20)；以及浮置柵極區(qū)域(23)，其在第一阱(14)和第二阱(15)的一部分之上延伸，電容性地耦合到第一控制區(qū)域(16)并且與傳導(dǎo)區(qū)域(18-20)一起形成浮置柵極存儲(chǔ)器晶體管(30)。絕緣結(jié)構(gòu)(27)包括：第一絕緣區(qū)域(28)，其將浮置柵極區(qū)域(23)與第一控制區(qū)域(16)以及與傳導(dǎo)區(qū)域(18-20)分開(kāi)，并且具有第一厚度(D1)；以及第二絕緣區(qū)域(29)，其將浮置柵極區(qū)域(23)與第一控制區(qū)域(16)外部的第一阱(14)分開(kāi)，并且具有大于第一厚度(D1)的第二厚度(D2)。
【專利說(shuō)明】 具有單多晶硅層存儲(chǔ)器單元的非易失性存儲(chǔ)器器件
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及具有單多晶硅層存儲(chǔ)器單元的非易失性存儲(chǔ)器器件。
【背景技術(shù)】
[0002]如已知的，許多集成電子器件需要一定量的非易失性存儲(chǔ)器。通常，非易失性存儲(chǔ)器在芯片外部的獨(dú)立存儲(chǔ)體(autonomous bank)或者卡中可用，在該芯片中集成器件的控制和處理功能。然而，在許多情況下，處理單元必須設(shè)置有在相同芯片中集成的嵌入式非易失性存儲(chǔ)器。
[0003]然而，常規(guī)的獨(dú)立非易失性存儲(chǔ)器單元的結(jié)構(gòu)導(dǎo)致在CMOS制造工藝中的有問(wèn)題的集成，該CMOS制造工藝被廣泛地利用以用于生產(chǎn)處理和控制部件。具體而言，浮置柵極單元相對(duì)于CMOS工藝流程通常需要附加的多晶硅層。更大數(shù)量的加工步驟和掩膜意味著不合理的成本增加，尤其如果考慮到集成的非易失性存儲(chǔ)器的所需量通常不太大。
[0004]因此，已經(jīng)開(kāi)發(fā)具有不同架構(gòu)的非易失性存儲(chǔ)器單元，其中所有其它集成晶體管的浮置柵極和柵極區(qū)域由單個(gè)多晶硅層制成。以此方式，避免了附加的步驟和掩膜，并且CMOS工藝流程中的集成更加方便。
[0005]大多通用的方案由成本高效的非易失性存儲(chǔ)器單元代表，每個(gè)成本高效的非易失性存儲(chǔ)器單元使用第一選擇MOS晶體管，用于編程、擦除和讀操作的第二 MOS晶體管，以及用于將浮置柵極與區(qū)域或者控制線電容性耦合的第三MOS晶體管。通過(guò)熱電子入射執(zhí)行對(duì)成本高效單元的編程，而擦除利用Fowler-Nordheim效應(yīng)。這些類型的存儲(chǔ)器單元有助于編程速度，但是使電流消耗(其相當(dāng)高)和占據(jù)面積不利。此外，擦除編程周期的最大數(shù)值相當(dāng)受限并且與獨(dú)立非易失性存儲(chǔ)器的實(shí)例單元(case cell)相比低得多。
[0006]Fowler-Nordheim存儲(chǔ)器單兀利用Fowler-Nordheim效應(yīng)以用于編程以及用于擦除。不依靠熱電子入射的事實(shí)實(shí)現(xiàn)在編程期間與成本高效單元相比減少消耗水平。Fowler-Nordheim單元實(shí)現(xiàn)在編程期間將達(dá)到更高水平的并行性，并且從最大數(shù)量的編程和擦除周期這一點(diǎn)而言更加穩(wěn)健。然而，占據(jù)的面積仍然相當(dāng)高并且與利用熱電子入射的成本高效單元無(wú)顯著差別。
[0007]為了克服這一問(wèn)題，已經(jīng)提出修改的Fowler-Nordheim存儲(chǔ)器單元,然而,在該Fowler-Nordheim存儲(chǔ)器單元中，所占據(jù)的面積的減少是以編程和擦除周期中的穩(wěn)健性為代價(jià)的。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的是提供一種不受上述限制并且具體而言實(shí)現(xiàn)在編程和擦除中的高穩(wěn)健性和低占據(jù)面積的組合的非易失性存儲(chǔ)器器件。
[0009]根據(jù)本發(fā)明，提供如權(quán)利要求1中所限定的存儲(chǔ)器器件。
【專利附圖】

【附圖說(shuō)明】[0010]為了更好地理解本發(fā)明，現(xiàn)在將參考附圖僅借由非限制性示例描述本發(fā)明的實(shí)施例，其中:
[0011]圖1示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的非易失性存儲(chǔ)器器件的框圖；
[0012]圖2是并入在圖1的器件中的存儲(chǔ)器陣列的一部分的俯視圖；
[0013]圖3是沿著圖2的線II1-1II截取的穿過(guò)圖2的非易失性存儲(chǔ)器陣列的第一截面；
[0014]圖4是沿著圖2的線IV-1V截取的穿過(guò)圖2的非易失性存儲(chǔ)器陣列的第二截面；
[0015]圖5是沿著圖2的線V-V截取的穿過(guò)圖2的非易失性存儲(chǔ)器陣列的第三截面；
[0016]圖6是沿著圖2的線V1-VI截取的穿過(guò)圖2的非易失性存儲(chǔ)器陣列的第四截面；
[0017]圖7是沿著圖2的線VI1-VII截取的穿過(guò)圖2的非易失性存儲(chǔ)器陣列的第五截面；
[0018]圖8示出圖3的視圖的放大細(xì)節(jié)；
[0019]圖9示出圖4的視圖的放大細(xì)節(jié)；
[0020]圖10示出在圖2的存儲(chǔ)器陣列中并入的非易失性存儲(chǔ)器單元的簡(jiǎn)化電氣圖；
[0021]圖1la示出在第一操作條件下圖2的陣列的存儲(chǔ)器單元的第一截面；
[0022]圖1lb示出在第一操作條件下圖1la的存儲(chǔ)器單元的第二截面；
[0023]圖1lc示出在第一操作條件下圖1la的存儲(chǔ)器單元的第三截面；
[0024]圖1ld示出在第一操作條件下圖2的陣列的另一存儲(chǔ)器單元的第一截面；
[0025]圖1le示出在第一操作條件下圖1ld的存儲(chǔ)器單元的第二截面；
[0026]圖1lf示出在第一操作條件下圖1ld的存儲(chǔ)器單元的第三截面；
[0027]圖12是表示在第一操作條件下圖1la至圖1lc的存儲(chǔ)器單元的簡(jiǎn)化電氣圖；
[0028]圖13a示出示出在第二操作條件下圖2的陣列的存儲(chǔ)器單元的第一截面；
[0029]圖13b示出在第二操作條件下圖13a的存儲(chǔ)器單元的第二截面；
[0030]圖13c示出在第二操作條件下圖13a的存儲(chǔ)器單元的第三截面；
[0031]圖13d示出在第二操作條件下圖2的陣列的另一存儲(chǔ)器單元的第一截面；
[0032]圖13e示出在第二操作條件下圖13d的存儲(chǔ)器單元的第二截面；
[0033]圖13f示出在第二操作條件下圖13d的存儲(chǔ)器單元的第三截面；
[0034]圖14是表示在第二操作條件下圖13a至圖13c的存儲(chǔ)器單元的簡(jiǎn)化電氣圖；
[0035]圖15a示出示出在第三操作條件下圖2的陣列的存儲(chǔ)器單元的第一截面；
[0036]圖15b示出在第三操作條件下圖15a的存儲(chǔ)器單元的第二截面；
[0037]圖15c示出在第三操作條件下圖15a的存儲(chǔ)器單元的第三截面；
[0038]圖15d示出在第三操作條件下圖2的陣列的另一存儲(chǔ)器單元的第一截面；
[0039]圖15e示出在第三操作條件下圖15d的存儲(chǔ)器單元的第二截面；以及
[0040]圖15f示出在第三操作條件下圖15d的存儲(chǔ)器單元的第三截面。
【具體實(shí)施方式】
[0041]參照?qǐng)D1，具有單個(gè)多晶硅層的非易失性存儲(chǔ)器器件由數(shù)字I標(biāo)出并且包括按行和列(例如128-512行和512-1024列)組織的多個(gè)存儲(chǔ)器單元2以便形成陣列3。存儲(chǔ)器單元2基于浮置柵極MOS晶體管，浮置柵極MOS晶體管的閾值電壓由在相應(yīng)浮置柵極中存儲(chǔ)的電荷量確定。
[0042]可以單獨(dú)讀、擦除以及編程每個(gè)存儲(chǔ)器單元2以用于存儲(chǔ)對(duì)應(yīng)于一個(gè)或者多個(gè)位的邏輯值。具體而言，在每個(gè)存儲(chǔ)器單元2的浮置柵極上可以存儲(chǔ)2Nf電荷級(jí)(level)，指示N位信息。在下文中，為了簡(jiǎn)化，將參考雙級(jí)(two-level) —位存儲(chǔ)器單元，就其本身而言并不暗示任何限制。
[0043]按照慣例，邏輯值“O”存儲(chǔ)在經(jīng)編程以便具有第一(高)閾值的存儲(chǔ)器單元2中；并且邏輯值“I”存儲(chǔ)在經(jīng)擦除以便具有比第一閾值低的第二(低)閾值的存儲(chǔ)器單元2中。
[0044]存儲(chǔ)器器件I包括地址緩沖器5、行譯碼器6、列譯碼器7、讀/寫(xiě)單元8、以及輸入/輸出緩沖器9(在下文中，術(shù)語(yǔ)“寫(xiě)”將用來(lái)無(wú)差別地指示存儲(chǔ)器單元2的編程和擦除操作)。
[0045]地址緩沖器5接收在陣列3的頁(yè)面中所選擇的基本存儲(chǔ)單元地址2。分別向行譯碼器6和列譯碼器7供應(yīng)地址的行部分和列部分，行譯碼器6和列譯碼器7選擇陣列3的對(duì)應(yīng)行和對(duì)應(yīng)列。
[0046]讀/寫(xiě)單元8控制行譯碼器6和列譯碼器7并且設(shè)置有用于存儲(chǔ)器單元2的讀、擦除、以及編程操作所需的部件(諸如配備有電荷泵的電源管理模塊、讀出放大器(senseamplifier)、比較器、參考單元(reference cell)、信號(hào)發(fā)生器)。讀/寫(xiě)單元8稱合到輸入/輸出緩沖器9，用于接收將要寫(xiě)入陣列3中的字以及在外部供應(yīng)從陣列3讀出的字
[0047]圖2至圖5示出容納存儲(chǔ)器器件I的半導(dǎo)體芯片10的一部分。更具體而言，圖2至圖5示出包含通用存儲(chǔ)器單元2的陣列3的一部分。
[0048]存儲(chǔ)器器件I容納在半導(dǎo)體芯片10中，半導(dǎo)體芯片10包括單晶半導(dǎo)體層，在此襯底12具有第一類型的傳導(dǎo)性；具體而言，在描述的示例中，襯底12是P型。襯底12容納具有與第一類型的傳導(dǎo)性相反的第二類型的傳導(dǎo)性(在該示例中，為N型)的N阱13。此外，襯底10設(shè)置有由傳導(dǎo)性金屬焊盤(pán)限定的襯底端子Tsub，襯底端子Tsub布置在N阱13的外部。在一個(gè)實(shí)施例中，N阱13容納整個(gè)陣列3。備選地，存儲(chǔ)器器件可以包括多個(gè)N阱，每個(gè)N阱容納非易失性存儲(chǔ)器陣列的相應(yīng)區(qū)段(sector)或者相應(yīng)行。
[0049]N阱13設(shè)置有N+類型接觸區(qū)域13a并且設(shè)置有對(duì)應(yīng)的端子Tnw，N阱13從襯底12本身的表面12a開(kāi)始延伸到襯底12中并且容納陣列3的存儲(chǔ)器單元2。
[0050]更準(zhǔn)確而言，多個(gè)第一 P阱14 (在圖2至圖5中只有一個(gè)P阱14可見(jiàn))和多個(gè)第二 P阱15布置在N阱13中，多個(gè)第一 P阱14和多個(gè)第二 P阱15穿過(guò)整個(gè)陣列3平行延伸并且具有第一類型的傳導(dǎo)性。布置在同一行上的存儲(chǔ)器單元2共用鄰近的第一 P阱14和第二 P阱15。第一 P阱14和第二 P阱15設(shè)置有相應(yīng)的P+型接觸區(qū)域14a、15a并且設(shè)置有對(duì)應(yīng)的端子Tpwl、Tpw2。
[0051]每個(gè)存儲(chǔ)器單元2包括布置在相應(yīng)第一 P阱14中的元件、布置在相應(yīng)第二 P阱15中的元件、以及布置在N阱13的在相應(yīng)第一 P阱14和相應(yīng)第二 P阱15之間的部分中的元件。
[0052]詳細(xì)地，存儲(chǔ)器單元2包括從表面12a朝向襯底12內(nèi)部延伸的多個(gè)傳導(dǎo)性區(qū)域16-20、浮置柵極區(qū)域23、以及選擇柵極區(qū)域25。
[0053]傳導(dǎo)性區(qū)域包括第一寫(xiě)區(qū)域或者編程區(qū)域16、第二寫(xiě)區(qū)域或者擦除區(qū)域17、第一傳導(dǎo)區(qū)域18、第二傳導(dǎo)區(qū)域19和第三傳導(dǎo)區(qū)域20。[0054]N+型的編程區(qū)域16容納在第一 P阱14中并且具有端子Tp。P+型的擦除區(qū)域17容納在第一 P阱14和第二 P阱15之間的N阱13中，并且具有端子Te。第一傳導(dǎo)區(qū)域18、第二傳導(dǎo)區(qū)域19、以及第三傳導(dǎo)區(qū)域20均為N+型并且容納在第二 P阱15中。第一傳導(dǎo)區(qū)域18和第三傳導(dǎo)區(qū)域20設(shè)置有相應(yīng)端子Ts、Td0此外，在一個(gè)實(shí)施例中，編程區(qū)域16、擦除區(qū)域17、以及第二傳導(dǎo)區(qū)域19在陣列3的列方向上對(duì)準(zhǔn)，即在垂直于第一 P阱14和第二P阱15的方向上。第一傳導(dǎo)區(qū)域18、第二傳導(dǎo)區(qū)域19、以及第三傳導(dǎo)區(qū)域20則是在陣列3的行方向上對(duì)準(zhǔn)，即在平行于第一 P阱14和第二 P阱15的方向上。
[0055]由多晶硅制成的浮置柵極區(qū)域23在橫切于第一 P阱14和第二 P阱15的方向上延伸，并且并入在由氧化硅制成的絕緣結(jié)構(gòu)27中，絕緣結(jié)構(gòu)27覆蓋芯片20并且包括薄柵極氧化物區(qū)域和厚場(chǎng)氧化物區(qū)域，如下文所述。浮置柵極區(qū)域23部分地位于第一 P阱14上方，其中浮置柵極區(qū)域23與編程區(qū)域16鄰近并且略微重疊，并且部分地位于第二 P阱15上方，其中浮置柵極區(qū)域23與第一傳導(dǎo)區(qū)域18以及第二傳導(dǎo)區(qū)域19鄰近并且略微重疊，并且位于N阱13的在第一 P阱14與第二 P阱15之間包括的部分上。此處，浮置柵極區(qū)域23與擦除區(qū)域17鄰近并且略微重疊。例如，浮置柵極區(qū)域23關(guān)于編程區(qū)域16、擦除區(qū)域
17、第一傳導(dǎo)區(qū)域18、以及第二傳導(dǎo)區(qū)域19的重疊程度由傳導(dǎo)性區(qū)域的擴(kuò)散(在所需的注入之后)確定，并且可與能夠利用CMOS技術(shù)獲得的常規(guī)MOS晶體管中柵極區(qū)域關(guān)于源極和漏極區(qū)域的重疊程度相比。
[0056]如在圖3至圖5并且更詳細(xì)而言圖6至圖9中所示，浮置柵極區(qū)域23并非平面的并且通過(guò)絕緣結(jié)構(gòu)27的不同厚度的部分與襯底12以及與在襯底12中獲得的傳導(dǎo)性區(qū)域分開(kāi)。更具體而言，浮置柵極23的將提供與下面的用于編程、擦除、以及讀操作的傳導(dǎo)性區(qū)域電容性耦合的部分通過(guò)柵極氧化物區(qū)域28與襯底12分開(kāi)，柵極氧化物區(qū)域28具有厚度Dl，例如包括在3nm與200nm之間。因此柵極氧化物區(qū)域28存在于:浮置柵極區(qū)域23和編程區(qū)域16之間重疊的區(qū)域中；浮置柵極區(qū)域23與擦除區(qū)域17之間重疊的區(qū)域中；以及浮置柵極區(qū)域23與第二 P阱15的在第一傳導(dǎo)區(qū)域18和第二傳導(dǎo)區(qū)域19之間包括的部分之間，以及與第一傳導(dǎo)區(qū)域18和第二傳導(dǎo)區(qū)域19重疊的區(qū)域。在一個(gè)實(shí)施例中，將分開(kāi)浮置柵極區(qū)域23與第二 P阱15的柵極氧化物區(qū)域28限制到第二 P阱15的在第一傳導(dǎo)區(qū)域18與第二傳導(dǎo)區(qū)域19之間包括的部分。
[0057]在別處，通過(guò)場(chǎng)氧化物區(qū)域29將浮置柵極區(qū)域23與襯底10分開(kāi)，場(chǎng)氧化物區(qū)域29具有大于柵極氧化物區(qū)域28的厚度Dl的厚度D2 (例如，大約從0.3 μ m到5 μ m)。如同柵極氧化物區(qū)域28，場(chǎng)氧化物區(qū)域29從襯底的表面12a向外延伸。場(chǎng)氧化物區(qū)域29因此相對(duì)于柵極氧化物區(qū)域28而突出。制作柵極氧化物區(qū)域28和場(chǎng)氧化物區(qū)域29之間的過(guò)度以便最小化浮置柵極區(qū)域23與N阱13和第一 P阱14的在編程區(qū)域16和擦除區(qū)域17外部的部分之間的電容性耦合。浮置柵極區(qū)域23在柵極氧化物區(qū)域28上、在場(chǎng)氧化物區(qū)域29上、以及在從柵極氧化物區(qū)域28到場(chǎng)氧化物區(qū)域29的過(guò)渡區(qū)域上從一致地延伸。
[0058]在一個(gè)實(shí)施例中，由STI (淺溝槽絕緣)區(qū)域取代至少一些場(chǎng)氧化物區(qū)域29。在這種情況下，浮置柵極區(qū)域可以為平面的，但是在任何情況下，絕緣厚度在浮置柵極區(qū)域與和編程區(qū)域16以及和擦除區(qū)域17 (柵極氧化物區(qū)域)重疊的區(qū)域之間比在別處(厚氧化物區(qū)域)小。
[0059]在描述的實(shí)施例中，編程區(qū)域16和擦除區(qū)域17關(guān)于彼此對(duì)準(zhǔn)并且因而處于浮置柵極區(qū)域23的同一側(cè)。然而，在一個(gè)備選實(shí)施例中，編程區(qū)域17和擦除區(qū)域17可以處于浮置柵極區(qū)域23的相對(duì)側(cè)。
[0060]在任何情況下，在用于編程區(qū)域16的第一 P阱14和用于擦除區(qū)域17的N阱13二者中，僅沿著浮置柵極區(qū)域23的其中柵極氧化物區(qū)域28中的相應(yīng)的一個(gè)柵極氧化物區(qū)域存在的一個(gè)相應(yīng)側(cè)提供與浮置柵極區(qū)域23的電容性耦合，而浮置柵極區(qū)域23的其中場(chǎng)氧化物區(qū)域29存在的其余部分從下面的襯底12并且從在其中獲得的傳導(dǎo)區(qū)域(N阱13、第一P阱14、編程區(qū)域16和擦除區(qū)域17)解耦(在可用電壓并且通常在存儲(chǔ)器期間中常用的電壓)。
[0061]設(shè)置有端子Tsg的選擇柵極區(qū)域25布置在第二傳導(dǎo)區(qū)域19和第三傳導(dǎo)區(qū)域20之間，并且通過(guò)另一柵極氧化物區(qū)域28與襯底15分開(kāi)。
[0062]如圖10中示意性示出的那樣，在實(shí)踐中，第一傳導(dǎo)區(qū)域18、第二傳導(dǎo)區(qū)域19、以及第三傳導(dǎo)區(qū)域20，與浮置柵極區(qū)域23以及與選擇柵極區(qū)域25 —起形成存儲(chǔ)器MOS晶體管30和選擇性MOS晶體管31。更準(zhǔn)確而言，第一傳導(dǎo)區(qū)域18、第二傳導(dǎo)區(qū)域19、以及浮置柵極區(qū)域23形成存儲(chǔ)器MOS晶體管30，而第二傳導(dǎo)區(qū)域19、第三傳導(dǎo)區(qū)域20、以及選擇柵極區(qū)域25形成選擇MOS晶體管31。第二傳導(dǎo)區(qū)域19因而被共享并且形成存儲(chǔ)器MOS晶體管30的漏極區(qū)域以及選擇MOS晶體管31的源極區(qū)域。此外，第二 P阱15限定用于存儲(chǔ)器MOS晶體管30并且用于選擇MOS晶體管31的本體區(qū)域。P阱15的在第一傳導(dǎo)區(qū)域18與第二傳導(dǎo)區(qū)域19之間包括的部分限定存儲(chǔ)器MOS晶體管30的溝道區(qū)域30a。P阱15的在第二傳導(dǎo)區(qū)域19和第三傳導(dǎo)區(qū)域20之間包括的部分限定選擇MOS晶體管31的溝道區(qū)域31a。
[0063]浮置柵極區(qū)域23電容性地耦合到編程區(qū)域16并且耦合到擦除區(qū)域17，以及明顯得耦合到第二 P阱15。在浮置柵極區(qū)域23和編程區(qū)域16之間存在編程電容Cp，而在浮置柵極區(qū)域23與擦除區(qū)域17之間存在擦除電容Ce。編程電容Cp和擦除電容Ce基本上由浮置柵極區(qū)域23關(guān)于編程區(qū)域16以及擦除區(qū)域17的重疊區(qū)域確定。在一個(gè)實(shí)施例中，編程電容Cp和擦除電容Ce基本相同。
[0064]相反，在浮置柵極區(qū)域23和第二 P阱15之間存在浮置柵極電容Cfg，浮置柵極電容Cfg在較小程度上由第一傳導(dǎo)區(qū)域18和第二傳導(dǎo)區(qū)域19的重疊區(qū)域確定、并且主要由溝道區(qū)域30a的重疊確定。浮置柵極電容Cfg因而遠(yuǎn)大于編程電容Cp和擦除電容Ce。
[0065]如下文所述，通過(guò)讀/寫(xiě)單元8執(zhí)行存儲(chǔ)器單元2的編程、擦除和讀操作，讀/寫(xiě)單元8通過(guò)行譯碼器6和列譯碼器7向存儲(chǔ)器單元2的端子上帶來(lái)適當(dāng)電壓。讀/寫(xiě)單元8此外維持N阱13和襯底10分別處于最高可用電壓(例如，5V的正電源電壓)和最低可用電壓(例如-5V的負(fù)電源電壓)。
[0066]在編程操作期間(參見(jiàn)圖1la至圖1lf)，與所選擇的存儲(chǔ)器單元2 (圖1la至圖He)關(guān)聯(lián)的第一 P阱14和第二 P阱15分別通過(guò)端子Twpl、Twp2接收第一電壓Vl (例如-5V)和大于第一電壓Vl的第二電壓V2(例如+5V)。也向所選擇的存儲(chǔ)器單元2的編程區(qū)域16供應(yīng)第一電壓Vl，而向擦除區(qū)域17 (通過(guò)端子Te)以及向第一傳導(dǎo)區(qū)域18 (通過(guò)端子Ts)供應(yīng)第二電壓V2。第三傳導(dǎo)區(qū)域20和選擇柵極區(qū)域25浮置。
[0067]圖1ld至圖1lf示出所選擇的存儲(chǔ)器單元2所屬的行的存儲(chǔ)器單元2。除了編程區(qū)域16’，取消選擇的存儲(chǔ)器單元2’的其它區(qū)域與所選擇的存儲(chǔ)器單元2的對(duì)應(yīng)區(qū)域接收相同電壓。相反，編程區(qū)域16’接收第三電壓V3，第三電壓V3介于第一電壓Vl和第二電壓V2之間并且相比第一電壓更接近第二電壓V2(例如+2V)。
[0068]所描述的條件確保在N阱13、襯底12、第一 P阱14、以及第二 P阱15之間限定的PN結(jié)被反向偏置或者被設(shè)置在相同電壓以便防止觸發(fā)寄生電流。
[0069]在所選擇的存儲(chǔ)器單元2和取消選擇的存儲(chǔ)器單元2’中抑制選擇MOS晶體管31，并且從而防止電流流動(dòng)。
[0070]此外,在所選擇的存儲(chǔ)器單元2中，浮置柵極區(qū)域23經(jīng)受通過(guò)Fowler-Nordheim隧道效應(yīng)引起電荷從編程區(qū)域16穿過(guò)對(duì)應(yīng)的柵極氧化物區(qū)域28入射的電壓。
[0071]如已經(jīng)描述的那樣，浮置柵極區(qū)域23分別通過(guò)編程電容Cp、擦除電容Ce、以及浮置柵極電容Cfg電容性地耦合到編程區(qū)域16、擦除區(qū)域17以及第二 P阱15?？紤]到擦除電容Ce和浮置柵極電容Cfg并聯(lián)連接，通過(guò)電容驅(qū)動(dòng)器確定在各個(gè)電容上(以及因而在相應(yīng)柵極氧化物區(qū)域28上)的電壓降，這是因?yàn)椴脸齾^(qū)域17和第二 P阱15 二者均被設(shè)置在第二電壓V2。
[0072]具體而言，在編程電容Cp (圖12)上的編程電壓Vp由下式給出:
Ce + Cfg ,、
[0073]Vp = -^―- (V2 - Vl)
Cp + Ce + Cfg
[0074]浮置柵極電容Cfg遠(yuǎn)大于編程電容Cp和擦除電容Ce 二者。事實(shí)上，編程電容Cp和擦除電容Ce各自可與由浮置柵極區(qū)域23與第一傳導(dǎo)區(qū)域18或者第二傳導(dǎo)區(qū)域19重疊提供的對(duì)浮置柵極區(qū)域23的貢獻(xiàn) 相比。然而，由于浮置柵極區(qū)域23與溝道區(qū)域30a的重疊，浮置柵極電容具有進(jìn)一步主導(dǎo)的貢獻(xiàn)。
[0075]為此，編程電容Cp上的編程電壓Vp對(duì)應(yīng)于遠(yuǎn)大于在擦除電容Ce上和在浮置柵極電容Cfg上下降的電壓的可用電壓V2-V1的一部分。
[0076]相反，在取消選擇的存儲(chǔ)器單元2’中，浮置柵極電壓23’在第三電壓V3，第三電壓V3接近于第二電壓V2。電容劃分與在所選擇的存儲(chǔ)器單元2中相同，但是總可用電壓(V2-V3)小的多，并且不足以通過(guò)Fowler-Nordheim隧道效應(yīng)引起電荷入射。
[0077]此外，在每個(gè)存儲(chǔ)器單元2’的編程區(qū)域16’與第一 P阱14之間限定的PN結(jié)被反向偏置。反向偏置產(chǎn)生耗盡區(qū)(在圖1ld中由虛線指示)，耗盡區(qū)延伸到第一 P阱14中并且防止電荷朝向相應(yīng)浮置柵極區(qū)域23’的寄生遷移。這種結(jié)果是可能的，這是由于編程(擦除)區(qū)域的電容性耦合基本上僅由浮置柵極區(qū)域23’和編程區(qū)域16之間的覆蓋區(qū)域引起并且在編程區(qū)域16外部的第一 P阱14中迅速降低。耗盡區(qū)充分延伸以絕緣第一 P阱14的鄰近編程(擦除)區(qū)域的部分并且防止電荷至(從)浮置柵極區(qū)域23’中的雜散入射(抽取)，因而使其中存在的電荷未改變。
[0078]針對(duì)在與所選擇的存儲(chǔ)器單元2不同行中布置的存儲(chǔ)器單元2，第二 P阱15可以接收不足以引起通過(guò)Fowler-Nordheim隧道效應(yīng)入射電荷至浮置柵極區(qū)域23中的電壓(例如OV)。
[0079]在擦除操作期間(參見(jiàn)圖13a至圖13f)，與所選擇的存儲(chǔ)器單元2 (圖13a至圖13c)關(guān)聯(lián)的第一 P阱14和第二 P阱15均通過(guò)端子Tpwl、Tpw2接收第一電壓Vl (-5V)。也將第一電壓Vl供應(yīng)到編程區(qū)域16和第一傳導(dǎo)區(qū)域18 (通過(guò)端子Ts)以及所選擇的存儲(chǔ)器單元2的選擇柵極區(qū)域25 (通過(guò)端子Tsg)，而將第二電壓V2 (+5V)供應(yīng)到擦除區(qū)域17 (通過(guò)端子Te)。第三傳導(dǎo)區(qū)域20和選擇柵極區(qū)域25浮置。
[0080]圖13d至圖13f示出所選擇的存儲(chǔ)器單元2所屬的行的存儲(chǔ)器單元2’。除了擦除區(qū)域17’，取消選擇的存儲(chǔ)器單元2’的其它區(qū)域與所選擇的存儲(chǔ)器單元2的對(duì)應(yīng)區(qū)域接收相同電壓。相反，擦除區(qū)域17’接收第四電壓V4，第四電壓V4介于第一電壓Vl和第二電壓V2之間并且至第一電壓Vl比至第一電壓V2更近(例如-2V)。
[0081]所描述的條件確保在N阱13、襯底12、第一 P阱14、以及第二 P阱15之間限定的PN結(jié)被反向偏置或者被設(shè)置在相同電壓以便防止觸發(fā)寄生電流。
[0082]在所選擇的存儲(chǔ)器單元2和取消選擇的存儲(chǔ)器單元2’中抑制選擇MOS晶體管31，并且從而防止電流流動(dòng)。
[0083]此外，在所選擇的存儲(chǔ)器單元2中，浮置柵極區(qū)域23經(jīng)受由Fowler-Nordheim隧道效應(yīng)引起的電荷從擦除區(qū)域17穿過(guò)對(duì)應(yīng)的柵極氧化物區(qū)域28入射的電壓。
[0084]通過(guò)電容性驅(qū)動(dòng)器確定在編程電容Cp上、在擦除電容Ce上、以及在浮置柵極電容Cfg上(以及因此在相應(yīng)柵極氧化物區(qū)域28上)的電壓降?？紤]到編程電容Cp和浮置柵極電容Cfg并聯(lián)連接并且擦除區(qū)域17和第二 P阱區(qū)域15均被設(shè)置在第一電壓VI，在擦除電容Ce上存在的擦除電壓Ve (圖14)由下式給出:
[0085]
【權(quán)利要求】
1.一種非易失性存儲(chǔ)器器件，包括: 本體(12)，容納半導(dǎo)體材料的至少第一阱(14)和至少第二阱(15)； 絕緣結(jié)構(gòu)(27);以及 至少非易失性存儲(chǔ)器單元(2，2’ )； 其中所述存儲(chǔ)器單元(2，2’ )包括: 容納在所述第一阱(14)中的至少第一控制區(qū)域(16)； 容納在所述第二阱(15)中的傳導(dǎo)區(qū)域(18-20);以及 浮置柵極區(qū)域(23)，其在所述第一阱(14)的一部分和所述第二阱(15)的一部分上延伸，電容性地耦合到所述第一控制區(qū)域(16)并且與所述傳導(dǎo)區(qū)域(18-20) —起形成浮置柵極存儲(chǔ)器晶體管(30)； 并且其中所述絕緣結(jié)構(gòu)(27)包括: 第一絕緣區(qū)域(28)，將所述浮置柵極區(qū)域(23)與所述第一控制區(qū)域(16)以及與所述傳導(dǎo)區(qū)域(18-20)分開(kāi)，并且具有第一厚度(Dl);以及 第二絕緣區(qū)域(29)，將所述浮置柵極區(qū)域(23)與所述第一控制區(qū)域(16)外部的所述第一阱(14)分開(kāi)，并且具有大于所述第一厚度(Dl)的第二厚度(D2)。
2.根據(jù)權(quán)利要求1所述的器件，包括: 半導(dǎo)體材料的第三阱(13)，形成在所述本體(12)中并且容納所述第一阱(14)和所述第二阱(15);以及 第二控制區(qū)域(17)，容納在所述第一阱(14)和所述第二阱(15)之間的所述第三阱(13)中； 其中所述第一絕緣區(qū)域(28)將所述浮置柵極區(qū)域(23)與所述第二控制區(qū)域(17)分開(kāi)，并且所述第二絕緣區(qū)域(29)將所述浮置柵極區(qū)域(23)與所述第二控制區(qū)域(17)外部的所述第三阱(15)分開(kāi)。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器器件，其中所述第一絕緣區(qū)域(28)包括柵極絕緣區(qū)域，所述柵極絕緣區(qū)域?qū)⑺龈≈脰艠O區(qū)域(23)與所述第一控制區(qū)域(16)以及與所述第二控制區(qū)域(17)分開(kāi)。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器器件，其中所述存儲(chǔ)器單元(2，2’)包括在所述傳導(dǎo)區(qū)域(18-20)之間的所述第二阱(15)中的溝道區(qū)域(30a)，并且所述第一絕緣區(qū)域(28)包括在所述浮置柵極區(qū)域(23)與所述溝道區(qū)域(30a)之間的另一柵極絕緣區(qū)域。
5.根據(jù)權(quán)利要求2至4中任一項(xiàng)所述的存儲(chǔ)器器件，其中所述第二絕緣區(qū)域(29)包括場(chǎng)絕緣區(qū)域，所述絕緣場(chǎng)區(qū)域從所述第一絕緣區(qū)域(28)突出，并且其中在所述存儲(chǔ)器單元(2)中所述浮置柵極區(qū)域(23)是非平面的。
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器器件，其中所述浮置柵極區(qū)域(23)在所述第一絕緣區(qū)域(28)上、在所述第二絕緣區(qū)域(29)上以及在所述第一絕緣區(qū)域(28)與所述第二絕緣區(qū)域(29)之間的過(guò)度區(qū)域上一致地延伸。
7.根據(jù)權(quán)利要求2至6中任一項(xiàng)所述的存儲(chǔ)器器件，其中所述浮置柵極區(qū)域(23)與所述第一控制區(qū)域(16)和所述第二控制區(qū)域(17)鄰近并且部分重疊。
8.根據(jù)權(quán)利要求2至7中任一項(xiàng)所述的存儲(chǔ)器器件，其中所述第一控制區(qū)域(16)和所述第二控制區(qū)域(17)分別沿所述浮置柵極區(qū)域(23)在所述第一阱(14)中的單側(cè)以及沿所述浮置柵極區(qū)域(23)在所述第三阱(13)中的單側(cè)電容性地耦合到所述浮置柵極區(qū)域(23)。
9.根據(jù)權(quán)利要求2至8中任一項(xiàng)所述的存儲(chǔ)器器件，其中所述浮置柵極區(qū)域(23)從所述第一阱(14)以及從所述第一控制區(qū)域(16)和第二控制區(qū)域(17)外部的所述第三阱(13)基本解耦。
10.根據(jù)權(quán)利要求2至9中任一項(xiàng)所述的存儲(chǔ)器器件，其中所述第一阱(14)和所述第二阱(15)具有第一類型的傳導(dǎo)性，并且所述第三阱(13)具有與所述第一類型的傳導(dǎo)性相反的第二類型的傳導(dǎo)性。
11.根據(jù)權(quán)利要求10所述的存儲(chǔ)器器件，其中所述第一控制區(qū)域(16)具有第二類型的傳導(dǎo)性，并且所述第二控制區(qū)域(17)具有所述第一類型的傳導(dǎo)性。
12.根據(jù)權(quán)利要求10或11所述的存儲(chǔ)器器件，其中所述傳導(dǎo)區(qū)域(18-20)具有所述第二類型的傳導(dǎo)性。
13.根據(jù)權(quán)利要求2至12中任一項(xiàng)所述的存儲(chǔ)器器件，其中每個(gè)存儲(chǔ)器單元(2，2’)包括選擇柵極區(qū)域(25)，并且所述傳導(dǎo)區(qū)域(18-20)與所述選擇柵極區(qū)域(25) —起形成耦合到所述存儲(chǔ)器晶體管(30)的選擇晶體管(31)。
14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器器件，其中所述傳導(dǎo)區(qū)域(18-20)包括第一傳導(dǎo)區(qū)域(18)、第二傳導(dǎo)區(qū)域(19)和第三傳導(dǎo)區(qū)域(20)，并且其中所述第一傳導(dǎo)區(qū)域(18)和所述第二傳導(dǎo)區(qū)域(19)形成所述存儲(chǔ)器晶體管(30)的源極區(qū)域和漏極區(qū)域，并且所述第二傳導(dǎo)區(qū)域(19)和所述第三傳導(dǎo)區(qū)域(20)形成所述選擇晶體管(31)的源極區(qū)域和漏極區(qū)域。
15.根據(jù)權(quán)利要求2至14中任一項(xiàng)所述的存儲(chǔ)器器件，包括存儲(chǔ)器陣列(3)中的多個(gè)非易失性存儲(chǔ)器單元(2)、行譯碼器(6)、列譯碼器(7)和讀/寫(xiě)單元(8)，所述讀/寫(xiě)單元(8)被配置為選擇所述存儲(chǔ)器陣列(3)中的至少一個(gè)所述存儲(chǔ)器單元(2)并且在每個(gè)所選擇的存儲(chǔ)器單元(2)上執(zhí)行讀/寫(xiě)操作。
16.根據(jù)從屬于權(quán)利要求14的權(quán)利要求15所述的存儲(chǔ)器器件，其中所述行譯碼器(6)、所述列譯碼器(7)和所述讀/寫(xiě)單元(8)被配置為在編程配置中: 為每個(gè)所選擇的存儲(chǔ)器單元(2)的所述第一阱(14)和所述第一控制區(qū)域(16)供應(yīng)第一電壓(Vl); 為每個(gè)所選擇的存儲(chǔ)器單元(2)的所述第二阱(15)、每個(gè)所選擇的存儲(chǔ)器單元(2)的所述第二控制區(qū)域(17)和所有所述存儲(chǔ)器單元(2，2’ )的所述第一傳導(dǎo)區(qū)域(18)供應(yīng)大于所述第一電壓(Vl)的第二電壓(V2)，并且使得所述第一電壓(Vl)和所述第二電壓(V2)之間的差值(V2-V1)足以通過(guò)Fowler-Nordheim隧道效應(yīng)在所述浮置柵極區(qū)域(23)中引起從所述第一控制區(qū)域(16)的電荷入射；并且 為未選擇的存儲(chǔ)器單元(2’ )的所述第一控制區(qū)域(16’ )供應(yīng)第三電壓(V3)，所述第三電壓(V3)介于所述第一電壓(Vl)和所述第二電壓(V2)之間并且至所述第二電壓(V2)比至所述第一電壓(V1)更近。
17.根據(jù)權(quán)利要求16所述的存儲(chǔ)器器件，其中所述行譯碼器(6)、所述列譯碼器(7)和所述讀/寫(xiě)單元(8)被配置為在擦除配置中:為所有所述存儲(chǔ)器單元(2，2’)的所述第一阱(14)、所述第一控制區(qū)域(16)和所述選擇柵極區(qū)域(25)，以及每個(gè)所選擇的存儲(chǔ)器單元(2)的所述第二阱(15)和所述第一傳導(dǎo)區(qū)域(18)供應(yīng)所述第一電壓(Vl)； 為每個(gè)所選擇的存儲(chǔ)器單元(2)的所述第二控制區(qū)域(17)以及所述第三阱(13)供應(yīng)所述第二電壓(V2);并且 為未選擇的存儲(chǔ)器單元(2’ )的所述第二控制區(qū)域(17’ )供應(yīng)第四電壓(V4)，所述第四電壓(V4)介于所述第一電壓(Vl)和所述第二電壓(V2)之間并且至所述第一電壓(Vl)比至所述第二電壓(V2)更近。
18.根據(jù)權(quán)利要求16或17所述的存儲(chǔ)器器件，其中所述行譯碼器(6)、所述列譯碼器(7)和所述讀/寫(xiě)單元(8)被配置為在讀配置中: 為所有所述存儲(chǔ)器單元(2，2’)的所述第一阱(14)、所述第二阱(15)、所述第三阱(13)和所述第一傳導(dǎo)區(qū)域(18)，以及每個(gè)未選擇的存儲(chǔ)器單元(2’)的所述選擇柵極區(qū)域(25’)供應(yīng)參考電壓(Vrif)； 為每個(gè)所選擇的存儲(chǔ)器單元(2)的所述第三傳導(dǎo)區(qū)域(30)供應(yīng)與所述參考電壓(Vrif)不同的讀電壓(Vrd);并且 為每個(gè)選擇的存儲(chǔ)器單元(2)的所述選擇柵極區(qū)域(25)供應(yīng)大于所述參考電壓(Vrif)和所述讀電壓(Vrd)的電壓。
【文檔編號(hào)】H01L27/115GK103515393SQ201310273190
【公開(kāi)日】2014年1月15日 申請(qǐng)日期:2013年6月25日 優(yōu)先權(quán)日:2012年6月25日
【發(fā)明者】F·托里切利, L·科拉朗奧, A·里奇利, Z·科瓦克斯-瓦杰納 申請(qǐng)人:意法半導(dǎo)體股份有限公司